特許ウォッチ

公開番号2025037658
公報種別公開特許公報(A)
公開日2025-03-18
出願番号2023144724
出願日2023-09-06
発明の名称半導体装置
出願人住友電工デバイス・イノベーション株式会社
代理人弁理士法人片山特許事務所
主分類H10D 30/87 20250101AFI20250311BHJP()
要約【課題】特性の劣化を抑制する半導体装置を提供する。
【解決手段】半導体装置100は、基板10と、複数の第1ゲート電極14aを備え、第1方向に配列する複数の第1FET35aと、複数の第2ゲート電極14bを備え、第1方向に配列する複数の第2FET35bと、複数の第3ゲート電極14cを備え、第1方向に配列し、第1方向に交差する第2方向Yにおいて複数の第1FETとで複数の第2FETを挟む複数の第3FET35cと、を備え、複数の第1FET、複数の第2FET及び複数の第3FETの第1方向Xにおいて中央部における複数の第2ゲート電極の1個おきの第2中央部距離は、複数の第1FET、複数の第2FET及び複数の第3FETの第1方向における第1端に近い第1端部における複数の第2ゲート電極の1個おきの第2端部距離より大きく、第2端部距離は、第1端部における複数の第1ゲート電極の1個おきの第1端部距離より小さい。
【選択図】図1
特許請求の範囲【請求項１】
基板と、
複数の第１ゲート電極をそれぞれ備え、前記基板上において、第１方向に配列する複数の第１ＦＥＴと、
複数の第２ゲート電極をそれぞれ備え、前記第１方向に配列する複数の第２ＦＥＴと、
複数の第３ゲート電極をそれぞれ備え、前記第１方向に配列し、前記第１方向に交差する第２方向において前記複数の第１ＦＥＴとで前記複数の第２ＦＥＴを挟む複数の第３ＦＥＴと、
を備え、
前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における中央部における前記複数の第２ゲート電極の１個おきの第２中央部距離は、前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における第１端に近い第１端部における前記複数の第２ゲート電極の１個おきの第２端部距離より大きく、
前記第２端部距離は、前記第１端部における前記複数の第１ゲート電極の１個おきの第１端部距離より小さい半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記第２中央部距離は、前記中央部における前記複数の第１ゲート電極の１個おきの第１中央部距離より大きい請求項１に記載の半導体装置。
【請求項３】
前記第２端部距離は、前記第１端部における前記複数の第３ゲート電極の１個おきの第３端部距離より小さい請求項１に記載の半導体装置。
【請求項４】
前記第２中央部距離は、前記中央部における前記複数の第１ゲート電極の１個おきの第１中央部距離より大きく、
前記第２中央部距離は、前記中央部における前記複数の第３ゲート電極の１個おきの第３中央部距離より大きい請求項３に記載の半導体装置。
【請求項５】
前記第１方向における前記中央部と前記第１端部との間の中間部における前記複数の第２ゲート電極の１個おきの第２中間部距離は、前記第２端部距離より大きく前記第２中央部距離より小さい請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２中央部距離は、前記中央部より前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１端の反対の第２端に近い第２端部における前記複数の第２ゲート電極の１個おきの第５端部距離より大きい請求項１に記載の半導体装置。
【請求項７】
前記第２中央部距離は、前記中央部より前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１端の反対の第２端に近い第２端部における前記複数の第２ゲート電極の１個おきの第５端部距離より大きく、
前記第５端部距離は、前記第２端部における前記複数の第１ゲート電極の１個おきの第４端部距離より小さく、
前記第２端部距離は、前記第２端部における前記複数の第３ゲート電極の１個おきの第６端部距離より小さい請求項４に記載の半導体装置。
【請求項８】
前記複数の第１ＦＥＴにおいて互いに２番目に近い第１ゲート電極間の距離は互いに等しい請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項９】
前記複数の第１ＦＥＴの個数、前記複数の第２ＦＥＴの個数および前記複数の第３ＦＥＴの個数は互いに同じである請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項１０】
前記複数の第１ＦＥＴは、複数の第１ソース電極および複数の第１ドレイン電極を備え、前記複数の第１ゲート電極のそれぞれは、前記複数の第１ソース電極のうち１つと前記第１ドレイン電極のうち１つに前記第１方向において挟まれ、
前記複数の第２ＦＥＴは、複数の第２ソース電極および複数の第２ドレイン電極を備え、前記複数の第２ゲート電極のそれぞれは、前記複数の第２ソース電極のうち１つと前記複数の第２ドレイン電極のうち１つに前記第１方向において挟まれ、
前記複数の第３ＦＥＴは、複数の第３ソース電極および複数の第３ドレイン電極を備え、前記複数の第３ゲート電極のそれぞれは、前記複数の第３ソース電極のうち１つと前記複数の第３ドレイン電極のうち１つに前記第１方向において挟まれる請求項１から請求項４のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 4,500 文字）【背景技術】
【０００２】
フィンガ状のソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）において、ソース電極、ゲート電極およびドレイン電極を有する単位ＦＥＴを電極の延伸方向に複数配置することが知られている（例えば特許文献１から３）
【先行技術文献】
【特許文献】
【０００３】
特開２００２－２９９３５１号公報
米国特許出願公開第２０１７／０２７１３２９号明細書
特開２０２２－１３５８９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の単位ＦＥＴを配列した半導体装置では、中央部に位置する単位ＦＥＴは端部に位置する単位ＦＥＴより放熱性が悪い。このため、中央部と端部とで単位ＦＥＴの温度差が大きくなることで、単位ＦＥＴの特性が不均一になる。これにより、半導体装置としての特性が劣化してしまう。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、基板と、複数の第１ゲート電極をそれぞれ備え、前記基板上において、第１方向に配列する複数の第１ＦＥＴと、複数の第２ゲート電極をそれぞれ備え、前記第１方向に配列する複数の第２ＦＥＴと、複数の第３ゲート電極をそれぞれ備え、前記第１方向に配列し、前記第１方向に交差する第２方向において前記複数の第１ＦＥＴとで前記複数の第２ＦＥＴを挟む複数の第３ＦＥＴと、を備え、前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における中央部における前記複数の第２ゲート電極の１個おきの第２中央部距離は、前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における第１端に近い第１端部における前記複数の第２ゲート電極の１個おきの第２端部距離より大きく、前記第２端部距離は、前記第１端部における前記複数の第１ゲート電極の１個おきの第１端部距離より小さい半導体装置である。
【発明の効果】
【０００７】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１における半導体装置の平面図である。
図２は、図１におけるＡ－Ａ断面図である。
図３は、図１におけるＢ－Ｂ断面図である。
図４は、比較例１に係る半導体装置におけるゲート電極の配置を示す図である。
図５は、比較例２に係る半導体装置におけるゲート電極の配置を示す図である。
図６は、実施例１に係る半導体装置におけるゲート電極の配置を示す図である。
図７は、実施例２に係る半導体装置におけるゲート電極の配置を示す図である。
図８は、比較例３に係る半導体装置におけるゲート電極の配置を示す図である。
図９は、実施例３に係る半導体装置の平面図である。
図１０は、実施例３の変形例１に係る半導体装置の平面図である。
図１１は、実施例４に係る半導体装置における位置Ｘに対する距離Ｄを示す図である。
図１２は、実施例４の変形例１に係る半導体装置における位置Ｘに対する距離Ｄを示す図である。
図１２は、実施例４の変形例２に係る半導体装置における位置Ｘに対する距離Ｄを示す図である。
図１４は、実施例４の変形例３に係る半導体装置における位置Ｘに対する距離Ｄを示す図である。
図１５は、実施例４の変形例４に係る半導体装置におけるゲート電極の配置を示す図である。
図１６は、実施例４の変形例５に係る半導体装置におけるゲート電極の配置を示す図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、基板と、複数の第１ゲート電極をそれぞれ備え、前記基板上において、第１方向に配列する複数の第１ＦＥＴと、複数の第２ゲート電極をそれぞれ備え、前記第１方向に配列する複数の第２ＦＥＴと、複数の第３ゲート電極をそれぞれ備え、前記第１方向に配列し、前記第１方向に交差する第２方向において前記複数の第１ＦＥＴとで前記複数の第２ＦＥＴを挟む複数の第３ＦＥＴと、を備え、前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における中央部における前記複数の第２ゲート電極の１個おきの第２中央部距離は、前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１方向における第１端に近い第１端部における前記複数の第２ゲート電極の１個おきの第２端部距離より大きく、前記第２端部距離は、前記第１端部における前記複数の第１ゲート電極の１個おきの第１端部距離より小さい半導体装置である。これにより、第１端部における第２ＦＥＴから放熱できる。よって、半導体装置の温度分布を均一にできるため、ＦＥＴの特性を均一化できる。よって、半導体装置の特性の劣化を抑制できる。
（２）上記（１）において、前記第２中央部距離は、前記中央部における前記複数の第１ゲート電極の１個おきの第１中央部距離より大きくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（３）上記（１）において、前記第２端部距離は、前記第１端部における前記複数の第３ゲート電極の１個おきの第３端部距離より小さくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（４）上記（３）において、前記第２中央部距離は、前記中央部における前記複数の第１ゲート電極の１個おきの第１中央部距離より大きく、前記第２中央部距離は、前記中央部における前記複数の第３ゲート電極の１個おきの第３中央部距離より大きくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（５）上記（１）から（４）のいずれかにおいて、前記第１方向における前記中央部と前記第１端部との間の中間部における前記複数の第２ゲート電極の１個おきの第２中間部距離は、前記第２端部距離より大きく前記第２中央部距離より小さくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（６）上記（１）において、前記第２中央部距離は、前記中央部より前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１端の反対の第２端に近い第２端部における前記複数の第２ゲート電極の１個おきの第５端部距離より大きくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（７）上記（４）において、前記第２中央部距離は、前記中央部より前記複数の第１ＦＥＴ、前記複数の第２ＦＥＴおよび前記複数の第３ＦＥＴの前記第１端の反対の第２端に近い第２端部における前記複数の第２ゲート電極の１個おきの第５端部距離より大きく、前記第５端部距離は、前記第２端部における前記複数の第１ゲート電極の１個おきの第４端部距離より小さく、前記第２端部距離は、前記第２端部における前記複数の第３ゲート電極の１個おきの第６端部距離より小さくてもよい。これにより、ＦＥＴの温度分布をより均一化できる。よって、半導体装置の特性の劣化をより抑制できる。
（８）上記（１）から（７）のいずれかにおいて、前記複数の第１ＦＥＴにおいて互いに２番目に近い第１ゲート電極間の距離は互いに等しくてもよい。これにより、ＦＥＴの設計が容易となる。
（９）上記（１）から（８）のいずれかにおいて、前記複数の第１ＦＥＴの個数、前記複数の第２ＦＥＴの個数および前記複数の第３ＦＥＴの個数は互いに同じであってもよい。これにより、第１ソース電極から第３ソース電極を互いに電気的に接続し、第１ドレイン電極から第３ドレイン電極を互いに電気的に接続することができる。
（１０）上記（１）から（９）のいずれかにおいて、前記複数の第１ＦＥＴは、複数の第１ソース電極および複数の第１ドレイン電極を備え、前記複数の第１ゲート電極のそれぞれは、前記複数の第１ソース電極のうち１つと前記第１ドレイン電極のうち１つに前記第１方向において挟まれ、前記複数の第２ＦＥＴは、複数の第２ソース電極および複数の第２ドレイン電極を備え、前記複数の第２ゲート電極のそれぞれは、前記複数の第２ソース電極のうち１つと前記複数の第２ドレイン電極のうち１つに前記第１方向において挟まれ、前記複数の第３ＦＥＴは、複数の第３ソース電極および複数の第３ドレイン電極を備え、前記複数の第３ゲート電極のそれぞれは、前記複数の第３ソース電極のうち１つと前記複数の第３ドレイン電極のうち１つに前記第１方向において挟まれていてもよい。これにより、複数のＦＥＴを構成できる。
（１１）上記（１０）において、前記基板は、第１活性領域、第２活性領域および第３活性領域と、前記第１活性領域と前記第２活性領域との間に設けられた第１不活性領域と、前記第２活性領域と前記第３活性領域との間に設けられた第２不活性領域と、を有し、前記複数の第１ＦＥＴは前記第１活性領域に設けられ、前記複数の第２ＦＥＴは前記第２活性領域に設けられ、前記複数の第３ＦＥＴは前記第３活性領域に設けられ、前記複数の第１ソース電極のそれぞれは対応する第２ソース電極と前記第１不活性領域において接続され、前記複数の第１ドレイン電極のそれぞれは対応する第２ドレイン電極と前記第１不活性領域において接続され、前記複数の第２ソース電極のそれぞれは対応する第３ソース電極と前記第２不活性領域において接続され、前記複数の第２ドレイン電極のそれぞれは対応する第３ドレイン電極と前記第２不活性領域において接続されていてもよい。これにより、第１ソース電極から第３ソース電極を互いに電気的に接続し、第１ドレイン電極から第３ドレイン電極を互いに電気的に接続することができる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

関連特許