特許ウォッチ

公開番号2025029957
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2023134885
出願日2023-08-22
発明の名称LDO型電圧調整回路及び半導体装置
出願人富士通株式会社
代理人弁理士法人扶桑国際特許事務所
主分類G05F 1/56 20060101AFI20250228BHJP(制御;調整)
要約【課題】電圧制御対象回路に不適切な出力電圧を供給することを防止する。
【解決手段】比較回路11aは、目標電圧と出力電圧との比較結果を出力する。可変抵抗回路11bは、入力電圧が印加される第1端子と出力電圧が印加される第2端子とをそれぞれ備え、互いに並列に接続されたスイッチング素子11b1～11bnを有する。制御回路11cは、上記比較結果に基づいて、スイッチング素子11b1～11bnのオンまたはオフの数を制御する。タイミング変更回路11dは、電圧制御対象回路12の低電圧時のエラー回避を優先する場合、スイッチング素子11b1～11bnのうち第1スイッチング素子のオフするタイミングを遅延させる。タイミング変更回路11dは、電圧制御対象回路12の耐圧超過の回避を優先する場合、第1スイッチング素子のオンするタイミングを遅延させる。
【選択図】図1
特許請求の範囲【請求項１】
目標電圧と出力電圧との比較結果を出力する比較回路と、
入力電圧が印加される第１端子と前記出力電圧が印加される第２端子とをそれぞれ備え、互いに並列に接続された複数のスイッチング素子を有する可変抵抗回路と、
前記比較結果に基づいて、前記複数のスイッチング素子のオンまたはオフの数を制御する制御回路と、
電圧制御対象回路の低電圧時のエラー回避を優先する場合、前記複数のスイッチング素子のうち第１スイッチング素子のオフするタイミングを遅延させ、前記電圧制御対象回路の耐圧超過の回避を優先する場合、前記第１スイッチング素子のオンするタイミングを遅延させるタイミング変更回路と、
を有するＬＤＯ型電圧調整回路。
続きを表示（約 1,100 文字）【請求項２】
前記タイミング変更回路は、
前記出力電圧が前記目標電圧よりも高い場合、耐圧超過の回避を優先し、
前記出力電圧が前記目標電圧よりも低い場合、低電圧時のエラー回避を優先する、
請求項１に記載のＬＤＯ型電圧調整回路。
【請求項３】
前記タイミング変更回路は、遅延量を調整する調整部を有する、請求項１に記載のＬＤＯ型電圧調整回路。
【請求項４】
前記調整部は、前記制御回路が前記第１スイッチング素子に供給する第１制御信号と、前記制御回路が前記複数のスイッチング素子のうち第２スイッチング素子に供給する第２制御信号との間の遅延差の計測結果に基づいて、前記遅延量を調整する、
請求項３に記載のＬＤＯ型電圧調整回路。
【請求項５】
前記制御回路は、前記制御回路が出力する第１制御信号を前記第１スイッチング素子に伝搬する制御信号線の第１端部に接続されており、
前記第１スイッチング素子は、前記制御信号線の第２端部に接続されており、
前記タイミング変更回路は、前記制御信号線の前記第１端部と前記第２端部の間の中間部に設けられている、請求項１に記載のＬＤＯ型電圧調整回路。
【請求項６】
前記タイミング変更回路は、前記複数のスイッチング素子のオン数を表す複数ビットのうち、上位側の何れかのビットを反転させる制御信号の論理レベルの遷移を遅延させることで、前記第１スイッチング素子のオフするタイミングまたはオンするタイミングを遅延させる、請求項１に記載のＬＤＯ型電圧調整回路。
【請求項７】
電圧制御対象回路と、
前記電圧制御対象回路の電源電圧を調整するＬＤＯ型電圧調整回路と、を有し、
前記ＬＤＯ型電圧調整回路は、
目標電圧と、前記電源電圧である出力電圧との比較結果を出力する比較回路と、
入力電圧が印加される第１端子と前記出力電圧が印加される第２端子とをそれぞれ備え、互いに並列に接続された複数のスイッチング素子を有する可変抵抗回路と、
前記比較結果に基づいて、前記複数のスイッチング素子のオンまたはオフの数を制御する制御回路と、
前記電圧制御対象回路の低電圧時のエラー回避を優先する場合、前記複数のスイッチング素子のうち第１スイッチング素子のオフするタイミングを遅延させ、前記電圧制御対象回路の耐圧超過の回避を優先する場合、前記第１スイッチング素子のオンするタイミングを遅延させるタイミング変更回路と、
を有する半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ＬＤＯ（Low Drop-Out）型電圧調整回路及び半導体装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit）の論理回路などに印加される電源電圧を調整する回路として、ＬＤＯ型電圧調整回路が用いられることがある。
ＬＤＯ型電圧調整回路は、電圧制御対象回路の動作電流が変動しても電源電圧（ＬＤＯ型電圧調整回路の出力電圧）を目標電圧に維持するため、出力電圧と目標電圧との差に応じて可変抵抗回路の抵抗値を調整する。可変抵抗回路の抵抗値は、複数のスイッチング素子のオン数とオフ数を制御することで調整することができる。
【０００３】
なお、従来、ＡＤ（Analog to Digital）変換器の定期的なリセット動作による、電圧制御ができない時間を短縮するため、ＡＤ変換器を２つ設けてそれらを交互に切り替えて動作させるＬＤＯ型電圧調整回路が提案されている（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
国際公開第２０２１／２５６３５２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
複数のスイッチング素子を含むＬＤＯ型電圧調整回路において、各スイッチング素子に入力される複数の制御信号の間で、遅延差が生じることがある。たとえば、制御回路が複数の制御信号の論理レベルを同じタイミングで遷移させた場合であっても、各スイッチング素子に各制御信号の論理レベルの遷移が到達したときには遅延差により、遷移タイミングがずれることがある。このように複数の制御信号の間で遅延差が生じる場合、スイッチング素子のオン数またはオフ数が意図しない数となり、一時的に出力電圧が目標電圧から過度に乖離し、電圧制御対象回路に不適切な出力電圧を供給してしまう可能性がある。
【０００６】
１つの側面では、本発明は、電圧制御対象回路に不適切な出力電圧を供給することを防止可能なＬＤＯ型電圧調整回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
１つの実施態様では、目標電圧と出力電圧との比較結果を出力する比較回路と、入力電圧が印加される第１端子と前記出力電圧が印加される第２端子とをそれぞれ備え、互いに並列に接続された複数のスイッチング素子を有する可変抵抗回路と、前記比較結果に基づいて、前記複数のスイッチング素子のオンまたはオフの数を制御する制御回路と、電圧制御対象回路の低電圧時のエラー回避を優先する場合、前記複数のスイッチング素子のうち第１スイッチング素子のオフするタイミングを遅延させ、前記電圧制御対象回路の耐圧超過の回避を優先する場合、前記第１スイッチング素子のオンするタイミングを遅延させるタイミング変更回路と、を有するＬＤＯ型電圧調整回路が提供される。
【０００８】
また、１つの実施態様では半導体装置が提供される。
【発明の効果】
【０００９】
１つの側面では、電圧制御対象回路に不適切な出力電圧が供給されることを防止できる。
【図面の簡単な説明】
【００１０】
第１の実施の形態の半導体装置の一例を示す図である。
制御信号間の遅延差による遷移タイミングのずれの一例を示す図である。
遅延差がない２つの制御信号が同じ論理レベルに遷移するときの、負荷電流、出力電圧及び制御信号の時間変化の例を示す図である。
遅延差がある２つの制御信号が同じ論理レベルに遷移するときの、負荷電流、出力電圧及び制御信号の時間変化の例を示す図である。
遅延差がない２つの制御信号が互いに異なる論理レベルに遷移するときの、負荷電流、出力電圧及び制御信号の時間変化の例を示す図である。
遅延差がある２つの制御信号が互いに異なる論理レベルに遷移するときの、負荷電流、出力電圧及び制御信号の時間変化の例を示す図である。
ｐＭＯＳのオン数と出力電圧の時間変化の一例を示す図である。
タイミング変更回路がスイッチング素子のオンオフのタイミングを遅延させる例を示す図である。
タイミング変更回路の第１の例を示す図である。
タイミング変更回路の第２の例を示す図である。
タイミング変更回路の第３の例を示す図である。
目標電圧と出力電圧との比較結果に応じた出力電圧の調整例を示す図である。
第２の実施の形態のＬＤＯ型電圧調整回路の一例を示す図である。
ＴＤＣの一例を示す図である。
調整部を有するタイミング変更回路の第１の例を示す図である。
調整部を有するタイミング変更回路の第２の例を示す図である。
調整部を有するタイミング変更回路の第３の例を示す図である。
比較例のＬＤＯ型電圧調整回路を示す図である。
半導体装置の一例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許