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公開番号2025072119
公報種別公開特許公報(A)
公開日2025-05-09
出願番号2023182658
出願日2023-10-24
発明の名称キャッシュメモリ搭載演算装置
出願人富士通株式会社
代理人弁理士法人真田特許事務所,個人
主分類G06F 12/0806 20160101AFI20250430BHJP(計算;計数)
要約【課題】演算器とキャッシュメモリとを積層する三次元積層ダイにおいて、演算器の発熱によるキャッシュメモリの動作への影響を軽減する。
【解決手段】
キャッシュメモリ搭載演算装置1は、複数の演算器10を含む第1の半導体ダイと、複数の演算器10のうちのいずれかの演算器10と対をなすキャッシュメモリ20を複数含み、前記第1の半導体ダイに積層される第2の半導体ダイと、前記第1の半導体ダイと前記第2の半導体ダイとの動作を管理する動作管理部31と、を備え、前記対をなす前記演算器10と前記キャッシュメモリ20とは、平面視において少なくとも部分的に重なっており、前記動作管理部31は、前記複数の演算器10に要求される演算強度に応じて、前記演算器10と、当該演算器10と対をなす前記キャッシュメモリ20とのいずれか一方を選択的に動作させる。
【選択図】図8
特許請求の範囲【請求項１】
複数の演算器を含む第１の半導体ダイと、
前記複数の演算器のうちのいずれかの演算器と対をなすキャッシュメモリを複数含み、前記第１の半導体ダイに積層される第２の半導体ダイと、
前記第１の半導体ダイと前記第２の半導体ダイとの動作を管理する動作管理部と、
を備え、
前記対をなす前記演算器と前記キャッシュメモリとは、平面視において少なくとも部分的に重なっており、
前記動作管理部は、前記複数の演算器に要求される演算強度に応じて、前記演算器と、当該演算器と対をなす前記キャッシュメモリとのいずれか一方を選択的に動作させる、
キャッシュメモリ搭載演算装置。
続きを表示（約 1,100 文字）【請求項２】
前記動作管理部は、動作させる前記演算器又は前記キャッシュメモリを事前に特定するリストに基づいて、複数の前記対において動作させる前記演算器又は前記キャッシュメモリを決定する、
請求項１に記載のキャッシュメモリ搭載演算装置。
【請求項３】
前記複数の演算器の使用率に関する第１情報を取得する第１取得部を更に備え、
前記動作管理部は、前記第１情報に応じて、互いに前記対をなす前記演算器と前記キャッシュメモリとのいずれか一方を選択的に動作させる、
請求項１又は２に記載のキャッシュメモリ搭載演算装置。
【請求項４】
複数の前記キャッシュメモリの使用率に関する第２情報を取得する第２取得部を更に備え、
前記動作管理部は、前記第１情報及び前記第２情報の比較結果に応じて、互いに前記対をなす前記演算器と前記キャッシュメモリとのいずれか一方を選択的に動作させる、
請求項３に記載のキャッシュメモリ搭載演算装置。
【請求項５】
前記動作管理部は、前記第１情報及び前記第２情報の比較結果に応じて、複数の前記対における複数の演算器のうちで動作させる前記演算器の比率を制御する、
請求項４に記載のキャッシュメモリ搭載演算装置。
【請求項６】
前記複数の演算器のいずれかによって実行される第１の演算処理において、前記第１取得部及び前記第２取得部は、前記第１情報及び前記第２情報をそれぞれ取得し、
前記第１の演算処理の後に前記複数の演算器のいずれかによって実行される第２の演算処理において、前記動作管理部は、前記第１情報及び前記第２情報の比較結果に応じて、前記演算器と前記キャッシュメモリとのいずれか一方を選択的に動作させる、
請求項４に記載のキャッシュメモリ搭載演算装置。
【請求項７】
前記第２の演算処理は、処理対象の演算処理であり、
前記第１の演算処理は、処理対象の演算処理に先立って実行され、前記第２の演算処理よりも少ない数の命令を含む調整用の演算処理である、
請求項６に記載のキャッシュメモリ搭載演算装置。
【請求項８】
前記第１取得部及び前記第２取得部は、前記複数の演算器のいずれかによって実行される演算処理の途中において所定の時間間隔で前記第１情報及び前記第２情報を取得する、
請求項４に記載のキャッシュメモリ搭載演算装置。
【請求項９】
複数の前記キャッシュメモリは、全体で１つのキャッシュメモリとして動作する、
請求項１に記載のキャッシュメモリ搭載演算装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、キャッシュメモリ搭載演算装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体の複数のダイを積層した三次元積層ダイを備える演算装置が知られている。例えば、メモリダイと、メモリのレイテンシ制御のためのロジックダイとを積層した三次元積層ダイが提案されている。
【０００３】
演算装置は、演算を実行する演算器と、データを蓄積するキャッシュメモリを含む。コアと呼ばれる演算器の数及びキャッシュメモリの数を増やして、演算能力及びメモリ容量等を向上するためには、演算器とキャッシュメモリとが積層された積層構造を採用することは有利である。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２３／０１２５００９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、演算器とキャッシュメモリとが積層される場合には、演算器による発熱によって、キャッシュメモリが動作不能となるおそれがある。
【０００６】
１つの側面では、演算器とキャッシュメモリとを積層する三次元積層ダイにおいて、演算器の発熱によるキャッシュメモリの動作への影響を軽減することを目的する。
【課題を解決するための手段】
【０００７】
１つの側面では、キャッシュメモリ搭載演算装置は、複数の演算器を含む第１の半導体ダイと、第２の半導体ダイを備える。第２の半導体ダイは、前記複数の演算器のうちのいずれかの演算器と対をなすキャッシュメモリを複数含み、前記第１の半導体ダイに積層される。キャッシュメモリ搭載演算装置は、前記第１の半導体ダイと前記第２の半導体ダイとの動作を管理する動作管理部を備える。前記対をなす前記演算器と前記キャッシュメモリとは、平面視において少なくとも部分的に重なっている。前記動作管理部は、前記複数の演算器に要求される演算強度に応じて、前記演算器と、当該演算器と対をなす前記キャッシュメモリとのいずれか一方を選択的に動作させる。
【発明の効果】
【０００８】
１つの側面では、演算器とキャッシュメモリとを積層する三次元積層ダイにおいて、演算器の発熱によるキャッシュメモリの動作への影響を軽減することができる。
【図面の簡単な説明】
【０００９】
演算器とキャッシュメモリの積層構造の例を示す図である。
実施形態における演算装置の一例を示す側面図である。
図２に示す演算装置における三次元積層ダイの一例を示す側面図である。
図２に示す演算装置におけるロジックダイ及びメモリダイの一例を示す上面図である。
演算性能と演算強度の関係の一例を示す図である。
演算器とキャッシュメモリを選択的に動作させる処理の一例を示す図である。
図２に示す演算装置におけるロジックダイ及びメモリダイの他の例を示す上面図である。
演算装置の第１実施例についての回路図である。
演算装置の第１実施例におけるシーケンス図である。
演算装置の第２実施例についての回路図である。
演算装置の第２実施例におけるシーケンス図である。
図１１における動作コア数調整処理の一例を示すフローチャートである。
演算装置の第３実施例についての回路図である。
演算装置の第４実施例におけるシーケンス図である。
図１４における動作コア数決定処理の一例を示すフローチャートである。
演算装置の第５実施例についての回路図である。
演算装置の第５実施例におけるシーケンス図である。
図１７におけるタイマー処理の一例を示すフローチャートである。
図１７におけるタイマー処理を終了させる処理を示すフローチャートである。
演算装置におけるロジックダイ及びメモリダイの変形例を示す上面図である。
【発明を実施するための形態】
【００１０】
〔Ａ〕関連技術
図１は、演算器１０（すなわち、図中の１０ａ及び１０ｂ）とキャッシュメモリ２０（すなわち、図中の２０ａ及び２０ｂ）との積層構造の例を示す図である。演算器１０による発熱量は、キャッシュメモリ２０による発熱量よりも大きい。従って、図中の（ａ）に示されるように、複数の演算器１０ａ及び１０ｂが積層された三次元積層ダイの構造は採用しづらい。
（【００１１】以降は省略されています）

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