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公開番号2025014056
公報種別公開特許公報(A)
公開日2025-01-28
出願番号2024193118,2023008085
出願日2024-11-01,2020-03-13
発明の名称三次元メモリのためのコンタクト構造
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20250121BHJP()
要約【課題】階段構造を用いることなく、鉛直に積み重ねられたメモリセルのワード線と制御ゲートとの間の電気的連結を提供し得る3Dメモリのコンタクト構造に対する要求がある。
【解決手段】3Dメモリ構造、および3Dメモリ構造を形成するための方法の実施形態が開示されている。製作方法は、基板に交互の誘電性スタックを配置するステップを含み、交互の誘電性スタックは、互いの上に交互に積み重ねられる第1および第2の誘電層を有する。次に、誘電層対が複数のコンタクト開口のうちの少なくとも1つの内側で露出させられ得るように、複数のコンタクト開口が交互の誘電性スタックに形成され得る。方法は、第2の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層と接触するためにコンタクト構造を形成するステップとをさらに含む。
【選択図】図20
特許請求の範囲【請求項１】
交互の導電層及び誘電層を含む膜スタックと、
前記膜スタックを通じて延びるメモリストリングであって、前記メモリストリングの各々が、メモリ膜、チャネル層及びコア充填膜を含む、メモリストリングと、
前記膜スタック上に配置されるビット線構造と、
前記膜スタック内に配置されるコンタクト構造であって、前記コンタクト構造が、前記メモリストリングの間に配置され、前記メモリストリングの各々が、前記ビット線構造の１つに接触している、コンタクト構造と、
を備える、三次元（３Ｄ）メモリ構造。
続きを表示（約 1,000 文字）【請求項２】
前記コンタクト構造が、前記誘電層及び前記導電層の１つ以上を通じて延び、前記導電層の１つが、前記コンタクト構造の少なくとも１つに接続される、請求項１に記載の３Ｄメモリ構造。
【請求項３】
前記コンタクト構造が、導電性材料を囲むライナを備える、請求項１に記載の３Ｄメモリ構造。
【請求項４】
前記ライナが、前記コンタクト構造を前記膜スタックの１つ以上の導電層から分離するように構成される絶縁体を備える、請求項３に記載の３Ｄメモリ構造。
【請求項５】
前記膜スタックに延びる共通ソースコンタクトをさらに備え、前記共通ソースコンタクトが、基板に接続される、請求項１に記載の３Ｄメモリ構造。
【請求項６】
前記共通ソースコンタクトが、前記共通ソースコンタクトを前記膜スタックの前記導電層から電気的に分離するように構成される分離ライナを備える、請求項５に記載の３Ｄメモリ構造。
【請求項７】
基板をさらに備え、前記膜スタックが、前記基板上に配置され、前記基板から離れた前記コンタクト構造の側面が、前記基板から離れた前記膜スタックの側面と同一平面にある、請求項１に記載の３Ｄメモリ構造。
【請求項８】
前記コンタクト構造が、前記メモリストリングによって囲まれる、請求項１に記載の３Ｄメモリ構造。
【請求項９】
前記導電性材料が、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、及び／又は、それらの任意の組み合わせを含む、請求項３に記載の３Ｄメモリ構造。
【請求項１０】
互いの上に交互に積層された導電層及び誘電層を含む膜スタックと、
前記膜スタックを通じて垂直に延びる複数のメモリストリングと、
前記膜スタック内に配置される複数のコンタクト構造であって、導電性材料を囲むライナを備えるコンタクト構造と、
を備え、
前記複数のコンタクト構造が、１つ以上の前記誘電層を垂直に延び、前記膜スタックの前記導電層の１つが、前記複数のコンタクト構造の少なくとも１つに接続されており、
前記コンタクト構造が、前記メモリストリングの間に配置される、三次元（３Ｄ）メモリ構造。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、概して半導体技術の分野に関し、より詳細には、三次元（３Ｄ）メモリを形成するための方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
製造コストを低減し、記憶密度を増加させるために、メモリデバイスがより小さいダイの大きさへと縮小するにつれて、平面型メモリセルのスケーリングは、プロセス技術の限界および信頼性の問題のため、困難に直面する。三次元（３Ｄ）メモリアーキテクチャは、平面型メモリセルにおける密度および性能の限度に対処することができる。
【０００３】
３Ｄ型ＮＡＮＤメモリでは、階段構造が、鉛直に積み重ねられたメモリセルのワード線と制御ゲートとの間の電気的接触を提供するために、典型的には使用される。しかしながら、記憶容量が３Ｄ型ＮＡＮＤメモリにおいて増加し続けるため、鉛直に積み重ねられたメモリセルの数は大きく増加している。したがって、階段構造の横寸法も増加させられ、これは単位面積当たりの有効な記憶容量を低下させる。さらに、より大きな階段構造は、メモリアレイ領域と階段領域との間により大きな機械的応力をもたらし、これは３Ｄ型ＮＡＮＤメモリにおいて信頼性の問題を引き起こす可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そのため、階段構造を用いることなく、鉛直に積み重ねられたメモリセルのワード線と制御ゲートとの間の電気的連結を提供し得る３Ｄメモリのコンタクト構造に対する要求がある。
【課題を解決するための手段】
【０００５】
三次元（３Ｄ）メモリデバイス、および三次元（３Ｄ）メモリデバイスを形成するための方法の実施形態が、本開示に記載されている。
【０００６】
本開示の第１の態様は、基板に交互の誘電性スタックを配置するステップであって、交互の誘電性スタックは、互いの上に交互に積み重ねられる第１および第２の誘電層を備える、ステップを含む、三次元（３Ｄ）メモリデバイスを形成するための方法を提供する。方法は、誘電層対が複数のコンタクト開口のうちの少なくとも１つの内側で露出させられるように、交互の誘電性スタックに複数のコンタクト開口を形成するステップであって、誘電層対は第１および第２の誘電層の１つの対を備える、ステップも含む。方法は、第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層と接触するためにコンタクト構造を形成するステップとをさらに含む。
【０００７】
複数のコンタクト開口の形成は、Ｎ個の誘電層対をエッチングすることで、交互の誘電性スタックに複数の開口を形成するステップを含む（Ｎは整数である）。次に、マスクは、複数の開口の第１のグループを保護し、複数の開口の第２のグループを露出させるために形成され、複数の開口の第１のグループは、Ｎ個の誘電層対を通じて延びる開口の第１のサブセットである。複数のコンタクト開口の形成は、Ｍ個の誘電層対をエッチングすることで、複数の開口の第２のグループに開口の第２のサブセットを形成するステップをさらに含む（Ｍは整数である）。開口の第２のサブセットは（Ｎ＋Ｍ）個の誘電層対を通じて延びる。マスクを形成するステップ、および、開口のサブセットの各々のためのエッチングのステップを繰り返すことで、複数のコンタクト開口が交互の誘電性スタックに形成され得る。
【０００８】
いくつかの実施形態では、開口の第１および第２のサブセットは同じ数の開口を備える。
【０００９】
いくつかの実施形態では、Ｍ個の誘電層対はＮ個の誘電層対の２倍の多さである。
【００１０】
いくつかの実施形態では、交互の導電層および誘電層の膜スタックの形成は、交互の誘電性スタックにスリット開口を形成するステップを含む。いくつかの実施形態では、膜スタックの形成は、スリット開口に、基板と電気的に連結される共通ソースコンタクトを形成することも含む。
（【００１１】以降は省略されています）

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