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公開番号2025010202
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024187737,2022522079
出願日2024-10-24,2021-05-06
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G06G 7/60 20060101AFI20250109BHJP(計算;計数)
要約【課題】回路面積が小さく、消費電力が小さい半導体装置を提供する。
【解決手段】第1乃至第4セルと、カレントミラー回路と、第1乃至第4配線と、を有する半導体装置であって、第1乃至第4セルのそれぞれは、第1トランジスタと、第2トランジスタと、容量と、を有する。第1乃至第4セルのそれぞれにおいて、第1トランジスタの第1端子は、容量の第1端子と、第2トランジスタのゲートと、に電気的に接続されている。第1配線は、第1セル及び第2セルの第2トランジスタの第1端子に電気的に接続され、第2配線は、第3セル及び第4セルの第2トランジスタの第1端子に電気的に接続され、第3配線は、第1セル及び第3セルの容量の第2端子に電気的に接続され、第4配線は、第2セル及び第4セルの容量の第2端子に電気的に接続されている。カレントミラー回路は、第1配線と、第2配線と、に電気的に接続されている。
【選択図】図1
特許請求の範囲【請求項１】
第１セルと、第２セルと、第３セルと、第４セルと、カレントミラー回路と、第１配線と、第２配線と、第３配線と、第４配線と、を有し、
前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれは、第１トランジスタと、第２トランジスタと、容量と、を有し、
前記第１セルと、前記第２セルと、前記第３セルと、前記第４セルと、のそれぞれにおいて、前記第１トランジスタの第１端子は、前記容量の第１端子と、前記第２トランジスタのゲートと、に電気的に接続され、
前記第１セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
前記第１セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
前記第２セルの前記第２トランジスタの第１端子は、前記第１配線に電気的に接続され、
前記第２セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
前記第３セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
前記第３セルの前記容量の第２端子は、前記第３配線に電気的に接続され、
前記第４セルの前記第２トランジスタの第１端子は、前記第２配線に電気的に接続され、
前記第４セルの前記容量の第２端子は、前記第４配線に電気的に接続され、
前記カレントミラー回路は、前記第１配線と、前記第２配線と、に電気的に接続され、
前記カレントミラー回路は、前記第１配線の電位に応じた電流を前記第２配線に流す機能を有し、
第１データは、第１電位と第２電位の差分に応じて定められ、
前記第１セルは、前記第１セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
前記第２セルは、前記第２セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
前記第３セルは、前記第３セルの前記容量の第１端子に前記第２電位を保持する機能を有し、
前記第４セルは、前記第４セルの前記容量の第１端子に前記第１電位を保持する機能を有し、
第２データは、第３電位と第４電位の差分に応じて定められ、
前記第３配線に前記第３電位が入力され、かつ前記第４配線に前記第４電位が入力されることで、前記カレントミラー回路から前記第２配線に流れる電流量から、前記第２配線から前記第３セルの前記第２トランジスタの第１端子に流れる電流量と、前記第２配線から前記第４セルの前記第２トランジスタの第１端子に流れる電流量と、を引いた電流量は、前記第１データと前記第２データとの積に応じた量となる、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、及び電子機器に関する。
続きを表示（約 2,800 文字）【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【０００３】
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」、「ブレインモーフィック」、「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
【０００４】
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。人工ニューラルネットワークを用いることで、人間並み、もしくは、人間を超える精度での推論も可能である。人工ニューラルネットワークでは、ニューロン出力の重み付け和の演算、すなわち、積和演算が主要な演算である。
【０００５】
積和演算を実行する回路として、ＯＳトランジスタ（酸化物半導体トランジスタと呼称する場合がある。）が用いられたメモリセルを利用する発明が、例えば、特許文献１に開示されている。ＯＳトランジスタは、チャネル形成領域に金属酸化物半導体を有するトランジスタのことであって、オフ電流が極小であることが報告されている（例えば、非特許文献１、２）。また、ＯＳトランジスタが用いられた様々な半導体装置が作製されている（例えば、非特許文献３、４）。ＯＳトランジスタの製造プロセスは、従来のＳｉトランジスタ（Ｓｉがチャネル形成領域に含まれているトランジスタ）のＣＭＯＳプロセスに組み込むことができ、ＯＳトランジスタはＳｉトランジスタに積層することが可能である（例えば、非特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
特開２０１７－１６８０９９号公報
【非特許文献】
【０００７】
Ｓ．Ｙａｍａｚａｋｉｅｔａｌ．，“ＰｒｏｐｅｒｔｉｅｓｏｆｃｒｙｓｔａｌｌｉｎｅＩｎ－Ｇａ－Ｚｎ－ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒａｎｄｉｔｓｔｒａｎｓｉｓｔｏｒｃｈａｒａｃｔｅｒｉｓｔｉｃｓ，” Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５３，０４ＥＤ１８（２０１４）．
Ｋ．Ｋａｔｏｅｔａｌ．，“ＥｖａｌｕａｔｉｏｎｏｆＯｆｆ－ＳｔａｔｅＣｕｒｒｅｎｔＣｈａｒａｃｔｅｒｉｓｔｉｃｓｏｆＴｒａｎｓｉｓｔｏｒＵｓｉｎｇＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｔｅｒｉａｌ，Ｉｎｄｉｕｍ－Ｇａｌｌｉｕｍ－ＺｉｎｃＯｘｉｄｅ，”Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖｏｌ．５１，０２１２０１（２０１２）．
Ｓ．Ａｍａｎｏｅｔａｌ．，“ＬｏｗＰｏｗｅｒＬＣＤｉｓｐｌａｙＵｓｉｎｇＩｎ－Ｇａ－Ｚｎ－ＯｘｉｄｅＴＦＴｓＢａｓｅｄｏｎＶａｒｉａｂｌｅＦｒａｍｅＦｒｅｑｕｅｎｃｙ，“ＳＩＤＳｙｍｐ．Ｄｉｇ．Ｐａｐｅｒｓ，ｖｏｌ．４１，ｐｐ．６２６－６２９（２０１０）．
Ｔ．Ｉｓｈｉｚｕｅｔａｌ．，“ＥｍｂｅｄｄｅｄＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｉｅｓ：ＡＫｅｙＥｎａｂｌｅｒｆｏｒＬｏｗ－ＰｏｗｅｒＵＬＳＩ，”ＥＣＳＴｒａｎ．，ｖｏｌ．７９，ｐｐ．１４９－１５６（２０１７）．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
積和演算をデジタル回路で実行する場合、乗数となるデジタルデータ（乗数データ）と被乗数となるデジタルデータ（被乗数データ）の乗算をデジタル乗算回路にて実行する。その後、当該乗算で得られたデジタルデータ（積データ）の加算をデジタル加算回路にて実行し、当該積和演算の結果としてデジタルデータ（積和データ）を取得する。デジタル乗算回路、及びデジタル加算回路は、多ビットの演算を取り扱える仕様であることが好ましい。しかしながら、この場合、デジタル乗算回路、及びデジタル加算回路のそれぞれの回路規模が大きくなる場合があり、演算回路全体の回路面積の増大と消費電力の増大に繋がる恐れがある。
【０００９】
また、人工ニューラルネットワークでは、積和演算の他に活性化関数の演算が行われる。活性化関数の演算をデジタル回路で実行する仕様とした場合、上述したとおり、演算回路全体の回路面積の増大と、また、消費電力の増大に繋がる恐れがある。また、積和演算をデジタル乗算回路、及びデジタル加算回路でなくアナログ回路で実行した場合、当該アナログ回路によって出力された演算結果はアナログ信号となるため、当該演算結果を活性化関数の演算を行うデジタル回路に入力するには、一度アナログ信号からデジタル信号に変換する必要がある。更に、当該デジタル回路は、活性化関数の演算結果をデジタル信号として出力するため、当該演算結果を用いて再度積和演算を行うには、当該アナログ回路に入力するために、当該演算結果のデジタル信号をアナログ信号に変換する必要がある。特に、人工ニューラルネットワークでは、積和演算と活性化関数の演算が繰り返し行われるため、アナログ回路とデジタル回路とを混在した回路では、デジタル信号とアナログ信号との変換も頻繁に行われる。このため、デジタル信号とアナログ信号との変換を行う回路の消費電力も増大する場合がある。
【００１０】
本発明の一態様は、積和演算、及び／又は活性化関数の演算が可能な半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置を提供することを課題の一とする。
（【００１１】以降は省略されています）

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