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公開番号2025009402
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2023112391
出願日2023-07-07
発明の名称半導体装置およびその製造方法
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 30/60 20250101AFI20250110BHJP()
要約【課題】LDMOSFETを含む半導体装置の性能を向上する。
【解決手段】フィールドプレート電極FPとゲート電極GEとの間に、フィールドプレート電極FPと接する絶縁膜100が形成され、ドレイン領域DRとゲート電極GEの間において、絶縁膜100の上面に窪み200を形成する。
【選択図】図2
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板内に形成されたソース領域と、
前記ソース領域と離れており、且つ前記半導体基板内に形成されたドレイン領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面上に形成されたサイドウォールスペーサと、
前記ゲート電極の上面の一部、前記サイドウォールスペーサおよび前記半導体基板と接するように形成された絶縁膜と、
前記絶縁膜上に形成されたフィールドプレート電極と、
を備え、
前記ドレイン領域と前記ゲート電極の間において、前記絶縁膜の上面に窪みが形成されており、
前記窪みには、前記フィールドプレート電極の一部が充填されている、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜は、
前記半導体基板と接する第１部分と、
前記サイドウォールスペーサと接する第２部分と、
前記ゲート電極の前記上面の一部と接する第３部分と、
を有し、
前記第１部分の上面と前記第２部分の上面の接続箇所には、前記窪みが形成されている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記半導体基板の上面と前記窪みとの間の第１距離は、前記ゲート絶縁膜の厚さよりも大きい、半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１部分の上面には、表面粗さに対応する凹凸が形成され、
前記凹凸の最高位置と前記窪みの下端との間の第１差は、前記凹凸の前記最高位置と前記凹凸の最低位置との間の第２差よりも大きい、半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１差は、２ｎｍよりも大きい、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記ゲート電極と前記ドレイン領域との間の距離は、前記ゲート電極と前記ソース領域との間の距離よりも大きい、半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記フィールドプレート電極は、金属シリサイド膜から形成されている、半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記絶縁膜は、
前記ゲート電極の前記上面の一部、前記サイドウォールスペーサおよび前記半導体基板と接するように形成された第１絶縁膜と、
前記ゲート電極の前記上面の他部および前記第１絶縁膜と接し、且つ前記ゲート電極を覆うように形成された第２絶縁膜と、
前記第２絶縁膜と接するように形成された第３絶縁膜と、
を有する、半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２絶縁膜の厚さ均一性は、前記第１絶縁膜および前記第３絶縁膜のそれぞれの厚さ均一性よりも高い、半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記フィールドプレート電極は、前記ゲート電極を覆い、且つ前記ソース領域と電気的に接続されるように延在している、半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、横方向拡散電界効果トランジスタ（ＬＤＭＯＳＦＥＴ（Lateral Diffused Metal Oxide Semiconductor Field Effect Transistor））を有する半導体装置およびその製造技術に適用して有効な技術に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特開２０１８－５００４８号公報（特許文献１）には、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－５００４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ＣＭＯＳＦＥＴ（Complementary MOSFET）と混載可能なパワーデバイスとして、ＬＤＭＯＳＦＥＴが知られている。パワーデバイスは、トレードオフの関係にある耐圧の向上とオン抵抗の低減を必要とする。このことから、パワーデバイスの１つであるＬＤＭＯＳＦＥＴも、耐圧の向上とオン抵抗の低減との両方を改善する必要がある。
【課題を解決するための手段】
【０００５】
一実施の形態において、半導体装置は、フィールドプレート電極とゲート電極との間に、フィールドプレート電極と接する絶縁膜を有し、フィールドプレート電極とゲート電極の下端部との間の距離を小さくするために、絶縁膜は、ドレイン領域とゲート電極の間において、その上面に窪みを有する。そして、この窪みには、フィールドプレート電極の一部が充填されている。
【０００６】
一実施の形態において、半導体装置の製造方法は、ゲート電極の上面の一部、サイドウォールスペーサおよび半導体基板と接するように絶縁膜を形成する工程を有し、この工程では、常圧ＣＶＤ法またはプラズマＣＶＤ法を使用することにより絶縁膜を形成する。
【発明の効果】
【０００７】
一実施の形態によれば、ＬＤＭＯＳＦＥＴを含む半導体装置の性能を向上できる。
【図面の簡単な説明】
【０００８】
ＬＤＭＯＳＦＥＴを含む半導体装置の構造を示す断面図である。
フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。
窪みと絶縁膜の表面粗さとの相違点を模式的に説明する図である。
具現化態様における半導体装置の製造工程を示す図である。
図４に続く半導体装置の製造工程を示す図である。
図５に続く半導体装置の製造工程を示す図である。
図６に続く半導体装置の製造工程を示す図である。
図７に続く半導体装置の製造工程を示す図である。
図８に続く半導体装置の製造工程を示す図である。
図９に続く半導体装置の製造工程を示す図である。
（ａ）は、窪みに存在する「傾斜領域」と窪みの「窪み量」を示す図であり、（ｂ）は、窪み量と耐圧との関係を示すグラフである。
変形例１における半導体装置の概略構成を示す平面図である。
図１２のＡ－Ａ線に沿う半導体装置の断面図である。
図１２のＢ－Ｂ線に沿う半導体装置の断面図である。
図１４の一部を示す拡大図である。
変形例２において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。
変形例３において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。
変形例４において、フィールドプレート電極とゲート電極の下端部との間の構成を示す拡大図である。
変形例５における半導体装置の概略構成を示す平面図である。
（ａ）および（ｂ）は、フィールドプレート電極とサイドウォールスペーサとの間の構成を示す拡大図である。
【発明を実施するための形態】
【０００９】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１０】
＜フィールドプレート電極の有用性＞
例えば，ＬＤＭＯＳＦＥＴは、半導体基板に形成されたソース領域とドレイン領域と、半導体基板上にゲート絶縁膜を介して配置されたゲート電極を有している。ここで、ＬＤＭＯＳＦＥＴの特徴は、ゲート電極とドレイン領域との間の距離が、ゲート電極とソース領域との間の距離よりも大きくなっていることである。
（【００１１】以降は省略されています）

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