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公開番号2025010654
公報種別公開特許公報(A)
公開日2025-01-23
出願番号2023112739
出願日2023-07-10
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人ポレール弁理士法人
主分類H10D 89/60 20250101AFI20250116BHJP()
要約【課題】高いESD耐性を確保し、かつ、小面積のESD保護回路によって半導体装置を保護することが可能な技術を提供することにある。
【解決手段】半導体装置は、第1電源配線と第1接地配線との間に接続された入出力セルと、第2電源配線と第2接地配線との間に接続されたコアロジック回路と、第1電源配線と第1接地配線との間に接続された第1電源セルおよび第2電源セルと、第2電源配線と第2接地配線との間に接続された第3電源セルおよび第4電源セルと、を有する。第1電源セル、前記第2電源セル、前記第3電源セルおよび前記第4電源セルのおのおのは、対応する電源配線と対応する接地配線との間に接続された保護回路と、第1接地配線と第2接地配線との間に接続された双方向ダイオードと、を含む。
【選択図】図2
特許請求の範囲【請求項１】
第１電源電位の供給される第１電源配線と、
第２電源電位の供給される第２電源配線と、
第１接地電位の供給される第１接地配線と、
第２接地電位の供給される第２接地配線と、
前記第１電源配線と前記第１接地配線との間に接続された入出力セルと、
前記第２電源配線と前記第２接地配線との間に接続されたコアロジック回路と、
前記第１電源配線と前記第１接地配線との間に接続された第１電源セルおよび第２電源セルと、
前記第２電源配線と前記第２接地配線との間に接続された第３電源セルおよび第４電源セルと、
を有し、
前記第１電源セル、前記第２電源セル、前記第３電源セルおよび前記第４電源セルのおのおのは、
対応する電源配線と対応する接地配線との間に接続された保護回路と、
前記第１接地配線と前記第２接地配線との間に接続された双方向ダイオードと、を含む、
半導体装置。
続きを表示（約 970 文字）【請求項２】
請求項１の半導体装置において、
前記第１電源セルおよび前記第２電源セルの前記双方向ダイオードは、平面視において、前記コアロジック回路と前記保護回路との間に配置され、
前記第３電源セルおよび前記第４電源セルの前記双方向ダイオードは、平面視において、前記保護回路が前記コアロジック回路と前記双方向ダイオードとの間に配置されるように、半導体チップの端部側に配置される、半導体装置。
【請求項３】
請求項２の半導体装置において、
前記入出力セルは、出力トランジスタと入出力ロジック回路とを含み、
前記第１電源配線は、
前記出力トランジスタに接続された第３電源配線と、
前記第３電源配線と分離され、前記入出力ロジック回路に接続された第４電源配線と、を含み、
前記入出力ロジック回路は、前記第４電源配線と前記第１接地配線との間に接続され、
さらに、前記第４電源配線と前記第１接地配線との間に接続された第５電源セルとを含み、
前記第５電源セルは、
前記第４電源配線と前記第１接地配線との間に接続された保護回路と、
前記第１接地配線と前記第２接地配線との間に接続された双方向ダイオードと、を含む、半導体装置。
【請求項４】
請求項３の半導体装置において、
前記第５電源セルの前記双方向ダイオードは、平面視において、前記第５電源セルの前記保護回路が前記コアロジック回路と前記双方向ダイオードとの間に配置されるように、半導体チップの端部側に配置される、半導体装置。
【請求項５】
請求項２の半導体装置において、
平面視において、前記第１電源セル、前記第２電源セル、前記入出力セル、前記第３電源セル、前記第４電源セルがこの順で、前記コアロジック回路と前記半導体チップの前記端部との間に配置される、半導体装置。
【請求項６】
請求項４の半導体装置において、
平面視において、前記第１電源セル、前記第２電源セル、前記第５電源セル、前記入出力セル、前記第３電源セル、前記第４電源セルがこの順で、前記コアロジック回路と前記半導体チップの前記端部との間に配置される、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関し、静電気保護回路を有する半導体装置に適用して有効な技術である。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
特開２０２０－１６１７２１号公報に示される様に、半導体装置の外部から入出力パッド電極に入力された信号は、順に、ＥＳＤ保護素子（ＥＳＤ：Electro-Static-Discharge）保護回路とも言う）と入出力ロジック回路とを含む入出力セル、レベルシフト回路を経由して内部回路（コアロジック回路）に転送される半導体装置がある。また、国際公開第２０１６／２０３６４８号に示される様に、半導体チップの外周の端部沿って設けたＩＯ領域に、入出力セルや電源セルを配置し、半導体チップのＩＯ領域に囲まれた中央領域に内部回路を設けた半導体装置がある。
【０００３】
半導体装置のＥＳＤ試験として、ＣＤＭ試験がある。ＣＤＭ試験は、デバイス帯電モデル（ＣＤＭ法:ＣｈａｒｇｅｄＤｅｖｉｃｅＭｏｄｅｌ)であり、試験対象である半導体装置自身が帯電しており、試験対象の半導体装置から静電気が放電された場合を模擬した試験である。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－１６１７２１号公報
国際公開第２０１６／２０３６４８号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置に対するＣＤＭ試験において、ＥＳＤ保護回路よりも先に入力ロジック回路や内部回路が電位差により破壊しやすくなることがある。
【０００６】
本開示は、高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することが可能な技術を提供することにある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
一実施の形態によれば、半導体装置は、第１電源配線と第１接地配線との間に接続された入出力セルと、第２電源配線と第２接地配線との間に接続されたコアロジック回路と、第１電源配線と第１接地配線との間に接続された第１電源セルおよび第２電源セルと、第２電源配線と第２接地配線との間に接続された第３電源セルおよび第４電源セルと、を有する。第１電源セル、前記第２電源セル、前記第３電源セルおよび前記第４電源セルのおのおのは、対応する電源配線と対応する接地配線との間に接続された保護回路と、第１接地配線と第２接地配線との間に接続された双方向ダイオードと、を含む。
【発明の効果】
【００１０】
上記一実施の形態に係る半導体装置によれば、高いＥＳＤ耐性を確保し、かつ、小面積のＥＳＤ保護回路によって半導体装置を保護することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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