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公開番号2025010089
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024107151
出願日2024-07-03
発明の名称半導体装置、及び半導体装置の作製方法
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20250109BHJP()
要約【課題】低価格な半導体装置を提供する。
【解決手段】第1及び第2のトランジスタと、容量と、を有するメモリセルが設けられる。第2のトランジスタは、第1のトランジスタ及び容量の上方に位置する。容量は、一対の電極の一方と、誘電体層と、一対の電極の他方と、がこの順で設けられる。第1のトランジスタのゲート電極、第2のトランジスタのソース電極及びドレイン電極の一方、並びに容量の一対の電極の他方は、同一の導電層である。また、第1のトランジスタのゲート絶縁層、及び容量の誘電体層は、同一の絶縁層である。第1のトランジスタの半導体層、及び容量の一対の電極の一方は、第1の層間絶縁層が有する開口部の側壁に沿って設けられる。第2のトランジスタの半導体層は、第1のトランジスタ上、及び容量上の第2の層間絶縁層が有する開口部の側壁に沿って設けられる。第1及び第2のトランジスタは縦型トランジスタ、容量はトレンチ型容量である。
【選択図】図1
特許請求の範囲【請求項１】
第１の縦型トランジスタと、第２の縦型トランジスタと、トレンチ型容量と、を有し、
前記第１の縦型トランジスタは、ソース電極及びドレイン電極の一方として機能する第１の下部電極と、前記第１の下部電極上に位置し、ソース電極及びドレイン電極の他方として機能する第１の上部電極と、を有し、
前記第２の縦型トランジスタは、ソース電極及びドレイン電極の一方として機能する第２の下部電極と、前記第２の下部電極上に位置し、ソース電極及びドレイン電極の他方として機能する第２の上部電極と、を有し、
前記トレンチ型容量は、第３の下部電極と、前記第３の下部電極上の誘電体層と、前記誘電体層上の第３の上部電極と、を有し、
前記第１の縦型トランジスタのゲート電極、前記第２の下部電極、及び前記第３の上部電極は、同一の導電層であり、
前記第１の縦型トランジスタのゲート絶縁層、及び前記誘電体層は、同一の絶縁層である半導体装置。
続きを表示（約 2,100 文字）【請求項２】
請求項１において、
層間絶縁層を有し、
前記層間絶縁層は、前記第１の下部電極と前記第１の上部電極の間に位置する領域を有し、
前記第１の上部電極、及び前記層間絶縁層は、前記第１の下部電極に達する第１の開口部を有し、
前記層間絶縁層は、第２の開口部を有し、
前記第３の下部電極、前記絶縁層、及び前記導電層は、それぞれ前記第１の開口部の内部に位置する領域と、前記第２の開口部の内部に位置する領域と、を有する半導体装置。
【請求項３】
請求項２において、
前記第１の開口部の側壁に沿って、前記第１の縦型トランジスタのチャネルが形成される半導体装置。
【請求項４】
第１のトランジスタと、第２のトランジスタと、容量と、第１の絶縁層と、第２の絶縁層と、を有し、
前記第１のトランジスタは、第１の半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第３の絶縁層と、を有し、
前記第２のトランジスタは、第２の半導体層と、前記第３の導電層と、第４の導電層と、第５の導電層と、第４の絶縁層と、を有し、
前記容量は、前記第３の導電層と、第６の導電層と、前記第３の絶縁層と、を有し、
前記第１の絶縁層は、前記第１の導電層上に位置し、
前記第２の導電層は、前記第１の絶縁層上に位置し、
前記第１の絶縁層、及び前記第２の導電層は、前記第１の導電層に達する第１の開口部を有し、
前記第１の絶縁層は、第２の開口部を有し、
前記第１の半導体層は、前記第１の導電層と接する領域、及び前記第２の導電層と接する領域を有し、かつ、前記第１の開口部の内部に位置する領域を有し、
前記第６の導電層は、前記第２の開口部の内部に位置する領域を有し、
前記第３の絶縁層は、前記第１の開口部の内部で前記第１の半導体層の内側に位置する領域、及び前記第２の開口部の内部で前記第６の導電層の内側に位置する領域を有し、
前記第３の導電層は、前記第１の開口部の内部で前記第３の絶縁層を挟んで前記第１の半導体層と対向する領域、及び前記第２の開口部の内部で前記第３の絶縁層を挟んで前記第６の導電層と対向する領域を有し、
前記第２の絶縁層は、前記第３の導電層上に位置し、
前記第４の導電層は、前記第２の絶縁層上に位置し、
前記第２の絶縁層、及び前記第４の導電層は、前記第３の導電層に達する第３の開口部を有し、
前記第２の半導体層は、前記第３の導電層と接する領域、及び前記第４の導電層と接する領域を有し、かつ、前記第３の開口部の内部に位置する領域を有し、
前記第４の絶縁層は、前記第３の開口部の内部で前記第２の半導体層の内側に位置する領域を有し、
前記第５の導電層は、前記第３の開口部の内部で前記第４の絶縁層を挟んで前記第２の半導体層と対向する領域を有する半導体装置。
【請求項５】
請求項４において、
第５の絶縁層を有し、
前記第５の絶縁層は、前記第２の半導体層を介して前記第４の導電層と重なる領域を有し、かつ、前記第３の開口部と重なる位置に第４の開口部を有し、
前記第５の導電層は、前記第４の開口部の内部に位置する領域を有する半導体装置。
【請求項６】
請求項５において、
第７の導電層を有し、
前記第７の導電層は、前記第５の導電層の上面と接する領域を有するように、前記第５の絶縁層上に位置する半導体装置。
【請求項７】
請求項５において、
前記第４の絶縁層は、少なくとも一部が前記第４の開口部の内部に位置する半導体装置。
【請求項８】
請求項４において、
前記第１の導電層は、前記第１の開口部と重なる位置に第１の凹部を有し、
前記第３の導電層は、前記第３の開口部と重なる位置に第２の凹部を有し、
前記第１の半導体層は、前記第１の凹部の底面及び側面と接する領域を有し、
前記第２の半導体層は、前記第２の凹部の底面及び側面と接する領域を有する半導体装置。
【請求項９】
請求項８において、
第７の導電層を有し、
前記第１の絶縁層は、前記第７の導電層上に位置し、
前記第１の絶縁層は、前記第７の導電層に達する前記第２の開口部を有し、
前記第７の導電層は、前記第２の開口部と重なる位置に第３の凹部を有し、
前記第６の導電層は、前記第３の凹部の底面及び側面と接する領域を有する半導体装置。
【請求項１０】
請求項８において、
前記第１の導電層は、第７の導電層と、前記第７の導電層上の第８の導電層と、を有し、
前記第３の導電層は、第９の導電層と、前記第９の導電層上の第１０の導電層と、を有し、
前記第８の導電層は、前記第１の凹部を有し、
前記第１０の導電層は、前記第２の凹部を有する半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。また、本発明の一態様は、半導体装置の作製方法に関する。
続きを表示（約 1,600 文字）【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、及び電子機器は、それ自体が半導体装置であり、かつ、それぞれが半導体装置を有している場合がある。
【背景技術】
【０００４】
近年、半導体装置の開発が進められ、ＬＳＩ、ＣＰＵ、メモリ等が主に半導体装置に用いられている。ＣＰＵは、半導体ウェハを加工し、チップ化された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００５】
ＬＳＩ、ＣＰＵ、メモリ等の半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線基板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００６】
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として金属酸化物が注目されている。
【０００７】
また、金属酸化物を用いたトランジスタは、オフ状態において極めてリーク電流が小さいことが知られている。例えば、特許文献１には、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、金属酸化物を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置等が、開示されている。
【０００８】
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３及び非特許文献１では、金属酸化物膜を用いる第１のトランジスタと、金属酸化物膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。また、特許文献４では、金属酸化物膜を用いるトランジスタのチャネルを縦方向に配置し、集積回路の高密度化を図る技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
特開２０１２－２５７１８７号公報
特開２０１１－１５１３８３号公報
国際公開第２０２１／０５３４７３号
特開２０１３－２１１５３７号公報
【非特許文献】
【００１０】
Ｍ．Ｏｏｔａｅｔ．ａｌ，“３Ｄ－ＳｔａｃｋｅｄＣＡＡＣ－Ｉｎ－Ｇａ－ＺｎＯｘｉｄｅＦＥＴｓｗｉｔｈＧａｔｅＬｅｎｇｔｈｏｆ７２ｎｍ”，ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０－５３
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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