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公開番号2024137894
公報種別公開特許公報(A)
公開日2024-10-07
出願番号2024046270
出願日2024-03-22
発明の名称半導体メモリ素子
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H10B 53/20 20230101AFI20240927BHJP()
要約【課題】工程難易度の低い強誘電体キャパシタを含む半導体メモリ素子を提供する。
【解決手段】半導体メモリ素子1は、垂直方向Zに沿って配置され、直列に連結される第1、第2VCTと、第2VCTと並列に連結され、垂直方向に沿って配置され、複数の第2ゲート電極220、複数の強誘電体パターン210及び複数のワードラインWLから構成される複数の強誘電体キャパシタと、を夫々含む複数のメモリセルを含み、複数のメモリセルは、第1水平方向及び第1水平方向と異なる第2水平方向に沿って列と行をなして配列される。第1水平方向Xに延びる複数の第1導電ライン120、第2水平方向Yに延びる複数の第1ゲート電極154、第1水平方向に延びる複数の第2導電ライン160、垂直方向に延びる第2ゲート電極及び第1水平方向及び第2水平方向夫々に延びて垂直方向に互いに離隔して配置される複数のワードラインにより複数のメモリセルを構成する。
【選択図】図19B
特許請求の範囲【請求項１】
垂直方向に沿って配置され、直列に連結される第１ＶＣＴ(vertical channel transistor)及び第２ＶＣＴと、前記第２ＶＣＴと並列に連結され、前記垂直方向に沿って配置される複数の強誘電体キャパシタと、をそれぞれ含む複数のメモリセルを含み、
前記複数のメモリセルは、第１水平方向及び前記第１水平方向と異なる第２水平方向に沿って列と行をなして配列される、半導体メモリ素子。
続きを表示（約 1,400 文字）【請求項２】
前記第１ＶＣＴのソースに連結されるビットラインと、
前記第１ＶＣＴのゲートに連結される制御ラインと、
前記第２ＶＣＴのドレインに連結されるソースラインと、
前記第２ＶＣＴのゲートに連結され、前記複数の強誘電体キャパシタそれぞれの一端と連結されるフローティングゲートと、
前記複数の強誘電体キャパシタの他端と連結される複数のワードラインと、をさらに含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１ＶＣＴのドレインと前記第２ＶＣＴのソースは、互いに共有されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記複数のワードラインは、前記垂直方向に互いに離隔されて配置されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記複数のワードラインそれぞれは、前記第１水平方向及び前記第２水平方向に沿ってプレート形状を有しつつ延びることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記第１水平方向と前記第２水平方向は、互いに直交し、
前記ビットライン、及び前記ソースラインは、前記第１水平方向に延び、
前記制御ラインは、前記第２水平方向に延びることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項７】
前記フローティングゲートは、前記垂直方向に延びることを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記フローティングゲートは、前記複数のワードライン及び前記ソースラインそれぞれと互いに離隔され、前記複数のワードライン及び前記ソースラインを貫通することを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記フローティングゲートと前記複数のワードラインとの間に介在され、前記複数の強誘電体キャパシタを構成する強誘電体パターンをさらに含むことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
基板と、
前記基板上の第１導電ラインと、
前記第１導電ライン上における第１ゲート電極と、
前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域と、
前記第１ゲート電極の側面を取り囲む第１チャネル領域と、
前記第１チャネル領域上における第２不純物領域と、
前記第１ゲート電極上における第２導電ラインと、
前記第２導電ライン上で垂直方向に互いに離隔される複数のワードラインと、
前記第１ゲート電極上で前記複数のワードライン及び前記第２導電ラインを貫通しつつ延びる第２ゲート電極と、
前記複数のワードラインと前記第２ゲート電極の上側部分との間に介在される強誘電体パターンと、
前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域と、
前記第２チャネル領域と連結される第３不純物領域と、を含み、
前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ＶＣＴを構成し、
前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、第２ＶＣＴを構成する、半導体メモリ素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、具体的には、強誘電体キャパシタを含む半導体メモリ素子に関する。
続きを表示（約 5,200 文字）【背景技術】
【０００２】
電子製品の小型化、多機能化及び高性能化が要求されることにより、高容量の半導体メモリ素子が要求される。高容量を有し、集積度が増加した半導体メモリ素子を提供するために、多様な種類の半導体メモリ素子が研究されており、一般的なキャパシタの代わりに、強誘電体キャパシタを含む半導体メモリ素子も提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の技術的課題は、集積度が増加し、工程難易度の低い強誘電体キャパシタを含む半導体メモリ素子を提供することである。
【課題を解決するための手段】
【０００４】
本発明による半導体メモリ素子は、垂直方向に沿って配置され、直列に連結される第１ＶＣＴ(vertical channel transistor)及び第２ＶＣＴと、前記第２ＶＣＴと並列に連結され、前記垂直方向に沿って配置される複数の強誘電体キャパシタと、をそれぞれ含む複数のメモリセルを含み、前記複数のメモリセルは、第１水平方向及び前記第１水平方向と異なる第２水平方向に沿って列と行をなして配列される。
【０００５】
本発明による半導体メモリ素子は、基板；前記基板上における第１導電ライン；前記第１導電ライン上における第１ゲート電極；前記第１導電ラインと前記第１ゲート電極の間に介在される第１不純物領域；前記第１ゲート電極の側面を取り囲む第１チャネル領域；前記第１チャネル領域上における第２不純物領域；前記第１ゲート電極上における第２導電ライン；前記第２導電ライン上で垂直方向に互いに離隔される複数のワードライン；前記第１ゲート電極上で前記複数のワードライン及び前記第２導電ラインを貫通しつつ延びる第２ゲート電極；前記複数のワードラインと前記第２ゲート電極の上側部分の間に介在される強誘電体パターン；前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域；及び前記第２チャネル領域と連結される第３不純物領域；を含み、前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ＶＣＴを構成し、前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、第２ＶＣＴを構成する。
【０００６】
本発明による半導体メモリ素子は、基板；前記基板上で第１水平方向に延びる第１導電ライン；前記第１導電ライン上で前記第１水平方向に直交する第２水平方向に延びる第１ゲート電極；前記第１導電ラインと前記第１ゲート電極との間に介在される第１不純物領域、前記第１ゲート電極の側面を取り囲む第１チャネル領域、及び前記第１チャネル領域と連結され、前記第１ゲート電極を覆う第２不純物領域を含む第１チャネル構造体；前記第１ゲート電極上で前記第１水平方向に延びる第２導電ライン；前記第２導電ライン上で垂直方向に互いに離隔される複数のワードライン；前記第１ゲート電極上で、前記複数のワードライン及び前記第２導電ラインと離隔され、前記複数のワードライン及び前記第２導電ラインを貫通し、前記垂直方向に前記基板に向かって延びる第２ゲート電極；前記複数のワードラインと前記第２ゲート電極との間に介在され、前記第２ゲート電極の上側部分の側面を取り囲む強誘電体パターン；及び前記第２不純物領域上で前記第２ゲート電極の下側部分の側面を取り囲む第２チャネル領域、及び前記第２チャネル領域と連結され、前記第２導電ラインと前記第２ゲート電極との間に介在される第３不純物領域を含む第２チャネル構造体；を含み、前記第１不純物領域、前記第１チャネル領域、前記第２不純物領域、及び前記第１ゲート電極は、第１ＶＣＴを構成し、前記第２不純物領域、前記第２チャネル領域、前記第３不純物領域、及び前記第２ゲート電極の下側部分は、前記第１ＶＣＴと直列に連結される第２ＶＣＴを構成し、前記第２ゲート電極の上側部分と前記複数のワードラインとの間に介在される前記強誘電体パターンの部分は、前記垂直方向に沿って配置され、前記第２ゲート電極を介して前記第２ＶＣＴと並列に連結される複数の強誘電体キャパシタを構成する。
【発明の効果】
【０００７】
本発明による半導体メモリ素子は、第１水平方向に延びる複数の第１導電ライン、第２水平方向に延びる複数の第１ゲート電極、第１水平方向に延びる複数の第２導電ライン、垂直方向に延びる第２ゲート電極、そして、第１水平方向及び第２水平方向それぞれに延びて垂直方向に互いに離隔されて配置される複数のワードラインによって複数のメモリセルが構成されるので、集積度が増加し、工程難易度が低い。
【０００８】
また、垂直方向に互いに離隔されて配置される複数のワードラインの個数を増加させて複数の強誘電体キャパシタの個数を増加させうるので、１つのメモリセルに保存可能な情報のビット数を容易に増加させうる。
【図面の簡単な説明】
【０００９】
本発明の一実施例による半導体メモリ素子のセルアレイを示す等価回路図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図２ＡのＸ－Ｘ’線に沿って切断した断面図である。
図２ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図３ＡのＸ－Ｘ’線に沿って切断した断面図である。
図３ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図４ＡのＸ－Ｘ’線に沿って切断した断面図である。
図４ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図５ＡのＸ－Ｘ’線に沿って切断した断面図である。
図５ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図６ＡのＸ－Ｘ’線に沿って切断した断面図である。
図６ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図７ＡのＸ－Ｘ’線に沿って切断した断面図である。
図７ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図８ＡのＸ－Ｘ’線に沿って切断した断面図である。
図８ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図９ＡのＸ－Ｘ’線に沿って切断した断面図である。
図９ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１０ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１０ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１１ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１１ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１２ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１２ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１３ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１３ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１４ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１４ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１５ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１５ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１６ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１６ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１７ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１７ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図１８ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１８ＡのＹ－Ｙ’線に沿って切断した断面図である。
半導体メモリ素子を示す図面である。
図１９ＡのＸ－Ｘ’線に沿って切断した断面図である。
図１９ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の平面図である。
本発明の一実施例による半導体メモリ素子の平面図である。
本発明の一実施例による半導体メモリ素子の平面図である。
本発明の一実施例による半導体メモリ素子の平面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図２１ＡのＸ－Ｘ’線に沿って切断した断面図である。
図２１ＡのＹ－Ｙ’線に沿って切断した断面図である。
本発明の一実施例による半導体メモリ素子の製造方法を説明するために工程順序によって示す図面であって、本発明の一実施例による半導体メモリ素子の平面図である。
図２２ＡのＸ－Ｘ’線に沿って切断した断面図である。
図２２ＡのＹ－Ｙ’線に沿って切断した断面図である。
半導体メモリ素子を示す図面である。
図２３ＡのＸ－Ｘ’線に沿って切断した断面図である。
図２３ＡのＹ－Ｙ’線に沿って切断した断面図である。
【発明を実施するための形態】
【００１０】
図１は、本発明の一実施例による半導体メモリ素子のセルアレイを示す等価回路図である。
（【００１１】以降は省略されています）

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