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公開番号2024131766
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023042220
出願日2023-03-16
発明の名称半導体装置、半導体装置の製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240920BHJP()
要約【課題】電気的な短絡が発生し難い半導体装置が提供される。
【解決手段】半導体装置2は、周辺回路を含む回路部と、回路部に貼合されるアレイ部40とを備える。アレイ部40は、積層体41と、コンタクト48と、柱状部PLa,PLbと、導電層422とを有する。コンタクト48は、積層体41の階段部41bに接続される。柱状部PLaは、積層体41のメモリ部41aをZ方向に貫通して延びるように形成されて、導電層411との交差部分にメモリセルトランジスタを形成する。導電層422は、積層体41の上方に形成されて、柱状部PLaの上端部が接続される。柱状部PLbは、階段部41bをZ方向に貫通して延びるように形成される。柱状部PLbは導電層422と電気的に絶縁されている。
【選択図】図7
特許請求の範囲【請求項１】
周辺回路を含む第１チップと、
メモリセルトランジスタのアレイ構造を含み、前記第１チップに貼合される第２チップと、を備え、
前記第２チップは、
第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の前記第１導電層の端部を階段状に形成した部分である階段部を有する積層体と、
前記階段部に接続されるコンタクトと、
前記メモリ部を前記第１方向に貫通して延びるように形成されて、前記第１導電層との交差部分にメモリセルトランジスタを形成する第１柱状部と、
前記積層体の上方に形成されて、前記第１柱状部の上端部に接続される第２導電層と、
前記階段部を前記第１方向に貫通して延びるように形成される第２柱状部と、を有し、
前記第２柱状部は前記第２導電層と電気的に絶縁されている
半導体装置。
続きを表示（約 950 文字）【請求項２】
前記第２導電層は、金属材料を含んでいる
請求項１に記載の半導体装置。
【請求項３】
前記第１柱状部は、
前記第１方向に延びるように形成され、絶縁体により形成される第１コア部と、
前記第１コア部と前記第１導電層との間に設けられる半導体層と、
前記半導体層と前記第１導電層との間に設けられる電荷蓄積膜と、を有し、
前記半導体層と前記第２導電層とはショットキー接合されている
請求項２に記載の半導体装置。
【請求項４】
前記第２柱状部は、前記第１柱状部と同一の構造を有している
請求項３に記載の半導体装置。
【請求項５】
前記第２導電層は、前記積層体の上方において前記第２柱状部の上方の部分を除く部分に形成されており、
前記第２柱状部の上端部は、前記第２導電層から離間して配置されることにより、前記第２導電層と電気的に絶縁されている
請求項４に記載の半導体装置。
【請求項６】
前記第２導電層の上方に形成される第２絶縁層と、
前記第２絶縁層の上方に形成される第４導電層と、を更に備え、
前記第２柱状部の上端部は、前記第２絶縁層に接触している
請求項５に記載の半導体装置。
【請求項７】
前記第２柱状部の前記半導体層及び前記電荷蓄積膜の少なくとも一方の上端部が前記第２絶縁層に接触している
請求項６に記載の半導体装置。
【請求項８】
前記第１コア部の上端部と前記第２絶縁層との間には、前記第２導電層の一部が設けられている
請求項６に記載の半導体装置。
【請求項９】
前記第１コア部の上端部と前記第２絶縁層との間には、前記第２導電層が設けられていない
請求項６に記載の半導体装置。
【請求項１０】
前記第２柱状部は、
前記第１方向に延びるように形成される第２コア部と、
前記第１導電層と前記第２コア部との間に設けられる絶縁膜と、を有する
請求項３に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置、及び半導体装置の製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
半導体装置の製造方法として、周辺回路を含む第１チップと、メモリセルトランジスタのアレイ構造を含む第２チップとを別々に製造した後に、第１チップと第２チップとを貼合することにより半導体装置を製造する方法がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－３４８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、電気的な短絡が発生し難い半導体装置及び半導体装置の製造方法が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１チップと、第２チップと、を備える。第１チップは周辺回路を含む。第２チップは、メモリセルトランジスタのアレイ構造を含み、第１チップに貼合される。第２チップは、積層体と、コンタクトと、第１柱状部と、第２導電層と、第２柱状部と、を有する。積層体は、第１導電層と第１絶縁層とが第１方向に交互に複数積層されるメモリ部、及び複数の第１導電層の端部を階段状に形成した部分である階段部を有する。コンタクトは、階段部に接続される。第１柱状部は、メモリ部を第１方向に貫通して延びるように形成されて、第１導電層との交差部分にメモリセルトランジスタを形成する。第２導電層は、積層体の上方に形成されて、第１柱状部の上端部が接続される。第２柱状部は、階段部を第１方向に貫通して延びるように形成される。第２柱状部は第２導電層と電気的に絶縁されている。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの概略構成を示すブロック図。
第１実施形態の半導体装置の概略構成を示すブロック図。
第１実施形態の半導体装置の等価回路を示す回路図。
第１実施形態の半導体装置の断面構造を示す断面図。
図４のＶ－Ｖ線に沿った断面構造を示す断面図。
第１実施形態の柱状部周辺の拡大断面構造を示す断面図。
第１実施形態の柱状部の上端部周辺の拡大断面構造を示す断面図。
図４のＶＩＩＩ－ＶＩＩＩ線に沿った断面構造を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
第１実施形態の半導体装置の製造工程の一部を示す断面図。
比較例の半導体装置の断面構造を示す断面図。
第２実施形態の半導体装置の断面構造を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第２実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の断面構造を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
第３実施形態の半導体装置の製造工程の一部を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１第１実施形態
第１実施形態の半導体装置について説明する。本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【０００８】
１．１メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体装置２（半導体記憶装置）を備えている。半導体装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体装置２が一つのみ図示されているが、実際のメモリシステムには半導体装置２が複数設けられている。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【００１０】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５を備えている。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は互いに内部バス１６で接続されている。
（【００１１】以降は省略されています）

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