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公開番号2024119596
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023026605
出願日2023-02-22
発明の名称スイッチングトランジスタのドライバ回路、レーザドライバ回路、コンバータのコントローラ回路
出願人ローム株式会社
代理人個人,個人
主分類H02M 1/08 20060101AFI20240827BHJP(電力の発電,変換,配電)
要約【課題】リンギングを抑制する。
【解決手段】ハイサイドライン204と出力ライン202の間には、第1PMOSトランジスタMP1、第2PMOSトランジスタMP2、第3NMOSトランジスタMN3が並列に接続される。出力ライン202とローサイドライン206の間には、第1NMOSトランジスタMN1および第2NMOSトランジスタMN2が並列に接続される。第1PMOSトランジスタMP1および第2NMOSトランジスタMN2のゲートには、VPGATE信号が入力される。第2PMOSトランジスタMP2および第1NMOSトランジスタMN1のゲートには、VNGATE1信号が入力される。第3NMOSトランジスタMN3のゲートには、VNGATE2信号が入力される。
【選択図】図1
特許請求の範囲【請求項1】
GaN-HEMT(高電子移動度トランジスタ)であるスイッチングトランジスタを駆動するドライバ回路であって、
前記スイッチングトランジスタのゲートと接続される出力ラインと、
前記スイッチングトランジスタのソースと接続されるローサイドラインと、
ハイサイドラインと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートにPゲート信号を受ける第1PMOSトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに第1Nゲート信号を受ける第1NMOSトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに前記第1Nゲート信号を受ける第2PMOSトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに前記Pゲート信号を受ける第2NMOSトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに第2Nゲート信号を受ける第3NMOSトランジスタと、
前記Pゲート信号、前記第1Nゲート信号および前記第2Nゲート信号を生成する制御回路と、
を備える、ドライバ回路。
続きを表示(約 1,200 文字)【請求項2】
前記スイッチングトランジスタのターンオン動作において、
前記第1Nゲート信号がローに遷移し、続いて前記第2Nゲート信号がハイに遷移し、続いて前記Pゲート信号が、前記第1Nゲート信号および前記第2Nゲート信号の遷移よりも緩やかにローに遷移する、請求項1に記載のドライバ回路。
【請求項3】
前記スイッチングトランジスタのターンオフ動作において、
前記Pゲート信号が緩やかにハイに遷移し、続いて前記第2Nゲート信号がローに遷移するとともに前記第1Nゲート信号が緩やかにハイに遷移する、請求項1または2に記載のドライバ回路。
【請求項4】
前記ハイサイドラインと前記出力ラインの間に、前記第3NMOSトランジスタと直列に接続されたレベルシフト素子をさらに備える、請求項1または2に記載のドライバ回路。
【請求項5】
前記レベルシフト素子はダイオードを含む、請求項4に記載のドライバ回路。
【請求項6】
前記レベルシフト素子は、前記第3NMOSトランジスタと同期してスイッチング可能なMOSトランジスタである、請求項4に記載のドライバ回路。
【請求項7】
前記制御回路は、
出力が前記第1PMOSトランジスタのゲートおよび前記第2NMOSトランジスタのゲートと接続され、前記Pゲート信号を出力する第1出力インバータと、
出力が前記第1NMOSトランジスタのゲートおよび前記第2PMOSトランジスタのゲートと接続され、前記第1Nゲート信号を出力する第2出力インバータと、
出力が前記第3NMOSトランジスタのゲートと接続され、前記第2Nゲート信号を出力する第3出力インバータと、
を含み、
前記第2出力インバータのPMOSトランジスタのオン抵抗は、前記第2出力インバータのNMOSトランジスタのオン抵抗よりも大きい、請求項1または2に記載のドライバ回路。
【請求項8】
前記第1出力インバータのNMOSトランジスタのオン抵抗は、前記第2出力インバータの前記NMOSトランジスタのオン抵抗よりも大きい、請求項7に記載のドライバ回路。
【請求項9】
前記第3出力インバータのPMOSトランジスタのオン抵抗は、前記第2出力インバータの前記PMOSトランジスタのオン抵抗よりも小さく、前記第3出力インバータのNMOSトランジスタのオン抵抗は、前記第1出力インバータの前記NMOSトランジスタのオン抵抗よりも小さい、請求項8に記載のドライバ回路。
【請求項10】
前記スイッチングトランジスタのターンオン動作において、
前記出力ラインの電圧は、第1期間において第1の傾きで上昇し、続く第2期間において前記第1の傾きより大きい第2の傾きで上昇し、続く第3期間において前記第2の傾きより小さい第3の傾きで上昇する、請求項1または2に記載のドライバ回路。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、スイッチングトランジスタのドライバ回路に関する。
続きを表示(約 1,700 文字)【背景技術】
【0002】
近年、パワートランジスタとして、従来のシリコンMOSFET(Metal Oxide Semiconductor Field Effect Transistor)よりも大電力・高効率・小型化であるSiC(炭化ケイ素)やGaN(窒化ガリウム)などの化合物半導体のデバイスの開発が進められている。
【先行技術文献】
【特許文献】
【0003】
特開2019-134622号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ドライバ回路とHEMTを接続するワイヤーやプリント基板には、寄生インダクタンスが存在する。GaN-HEMTを高速にスイッチングするためにHEMTのゲート電圧を高速に遷移させると、寄生インダクタによって、HEMTのゲートやドライバ回路の電源ラインにリンギングが発生する。
【0005】
GaN-HEMTは、ゲート電圧の最大定格(ゲート耐圧)が6V程度でありSi-FETに比べて低く、ゲート耐圧としきい値電圧の差が小さいため、耐圧保護を図りながら高速駆動することが難しい。
【0006】
本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、リンギングを抑制したドライバ回路の提供にある。
【課題を解決するための手段】
【0007】
一実施形態に係るドライバ回路は、GaN-HEMT(高電子移動度トランジスタ)であるスイッチングトランジスタを駆動する。ドライバ回路は、スイッチングトランジスタのゲートと接続される出力ラインと、スイッチングトランジスタのソースと接続されるローサイドラインと、ハイサイドラインと、ハイサイドラインと出力ラインの間に接続され、ゲートにPゲート信号を受ける第1PMOSトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートに第1Nゲート信号を受ける第1NMOSトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第1Nゲート信号を受ける第2PMOSトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートにPゲート信号を受ける第2NMOSトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第2Nゲート信号を受ける第3NMOSトランジスタと、Pゲート信号、第1Nゲート信号および第2Nゲート信号を生成する制御回路と、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目(課題を解決するための手段)の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、リンギングを抑制できる。
【図面の簡単な説明】
【0010】
図1は、実施形態に係るスイッチング回路の回路図である。
図2は、図1のスイッチング回路の動作波形図である。
図3は、第1状態φ1を示す図である。
図4は、第2状態φ2を示す図である。
図5は、第3状態φ3を示す図である。
図6は、第4状態φ4を示す図である。
図7は、第5状態φ5を示す図である。
図8は、第6状態φ6を示す図である。
図9は、課題1を説明する図である。
図10は、課題2を説明する図である。
図11は、一実施例に係る制御回路を備えるドライバ回路の回路図である。
図12は、発光装置の回路図である。
図13は、DC/DCコンバータの回路図である。
【発明を実施するための形態】
(【0011】以降は省略されています)

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