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公開番号2024103527
公報種別公開特許公報(A)
公開日2024-08-01
出願番号2024080712,2023035912
出願日2024-05-17,2009-05-12
発明の名称液晶表示装置
出願人株式会社半導体エネルギー研究所
代理人
主分類G02F 1/1368 20060101AFI20240725BHJP(光学)
要約【課題】開口率の高い半導体装置又はその製造方法を提供する。また、消費電力の低い半
導体装置又はその製造方法を提供する。
【解決手段】ゲート電極として機能する透光性を有する導電層と、該透光性を有する導電
層上に形成されるゲート絶縁膜と、ゲート電極として機能する透光性を有する導電層上に
ゲート絶縁膜を介して半導体層と、半導体層に電気的に接続されたソース電極又はドレイ
ン電極として機能する透光性を有する導電層とで構成されている。
【選択図】図1
特許請求の範囲【請求項１】
トランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と重なる領域を有する第１のゲート配線と、
前記酸化物半導体層と電気的に接続するソース配線と、
前記酸化物半導体層と電気的に接続する画素電極と、
絶縁膜を介して前記画素電極と重なる領域を有する第１の導電層と、
前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記画素電極及び前記第１の導電層の各々は、透光性を有し、
前記第２の導電層は、遮光性を有し、
前記酸化物半導体層を有する画素の平面視において、前記第１の導電層は、前記画素の中央に位置する第１の領域と、前記第１の領域から前記第１のゲート配線の方へ延在した第２の領域と、前記第１のゲート配線に隣接する第２のゲート配線の方へ延在した第３の領域と、を有し、
前記画素の平面視において、前記画素電極は、前記第１のゲート配線と前記第２のゲート配線との間に位置する領域を有し、
前記平面視において、前記画素電極は、前記第１乃至前記第３の領域の各々と重なる領域を有し、
前記画素電極は、保持容量部の一方の電極としての機能を有し、
前記第１の導電層は、前記保持容量部の他方の電極としての機能を有し、
前記平面視において、前記第２の導電層は、前記ソース配線と重なる第４の領域と、前記ソース配線と重ならない第５の領域と、を有し、
前記平面視において、前記第５の領域は、前記第１の領域と重なる領域を有さず、且つ前記第１の導電層の端部と重なる領域を有さない、液晶表示装置。
続きを表示（約 1,000 文字）【請求項２】
トランジスタのチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と重なる領域を有する第１のゲート配線と、
前記酸化物半導体層と電気的に接続するソース配線と、
前記酸化物半導体層と電気的に接続する画素電極と、
絶縁膜を介して前記画素電極と重なる領域を有する第１の導電層と、
前記第１の導電層と電気的に接続する第２の導電層と、を有し、
前記画素電極及び前記第１の導電層の各々は、透光性を有し、
前記第２の導電層は、遮光性を有し、
前記酸化物半導体層を有する画素の平面視において、前記第１の導電層は、前記画素の中央に位置する第１の領域と、前記第１の領域から前記第１のゲート配線の方へ延在した第２の領域と、前記第１のゲート配線に隣接する第２のゲート配線の方へ延在した第３の領域と、を有し、
前記画素の平面視において、前記画素電極は、前記第１のゲート配線と前記第２のゲート配線との間に位置する領域を有し、
前記平面視において、前記画素電極は、前記第１乃至前記第３の領域の各々と重なる領域を有し、
前記画素電極は、保持容量部の一方の電極としての機能を有し、
前記第１の導電層は、前記保持容量部の他方の電極としての機能を有し、
前記平面視において、前記第２の導電層は、前記ソース配線と重なる第４の領域と、前記ソース配線と重ならない第５の領域と、を有し、
前記平面視において、前記第５の領域は、前記第１の領域と重なる領域を有さず、且つ前記第１の導電層の端部と重なる領域を有さず、
前記平面視において、前記画素電極は、前記第５の領域と重なる領域を有する、液晶表示装置。
【請求項３】
請求項１又は２において、
前記酸化物半導体層は、Ｉｎ、Ｇａ及びＺｎを有する、液晶表示装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の導電層は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、又は酸化亜鉛（ＺｎＯ）を有する、液晶表示装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第２の導電層は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、又は銅を有する、液晶表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置、表示装置、それらを生産する方法、または、それらを用いた方法
に関する。特に、透光性を有する半導体層を有する半導体装置、表示装置、それらを生産
する方法、または、それらを用いた方法に関する。特に、透光性を有する半導体層を有す
る液晶表示装置、その製造方法、または、それを用いた方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
近年、液晶ディスプレイ（ＬＣＤ）などのフラットパネルディスプレイが広く普及してき
ている。特に、各画素にトランジスタを設けたアクティブマトリックス型のＬＣＤがよく
用いられている。そのトランジスタは、半導体層として、アモルファス（非晶質）シリコ
ンやポリ（多結晶）シリコンを用いたものが多く使われている。
【０００３】
しかしながら、そのようなシリコン材料にかわって、透光性を有する半導体層を用いたト
ランジスタが検討されており、さらに、ゲート電極やソース電極又はドレイン電極も透光
性を有する電極を用いることによって、開口率を向上させる技術が検討されている（特許
文献１、２）。
【先行技術文献】
【特許文献】
【０００４】
特開２００７－１２３７００号公報
特開２００７－８１３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
通常、素子と素子、例えば、トランジスタとトランジスタとを接続する配線は、ゲート電
極およびソース電極又はドレイン電極を構成する導電層をそのまま引き延ばし、同じ島（
アイランド）で形成される。したがって、トランジスタのゲートと別のトランジスタのゲ
ートとを接続する配線（ゲート配線と呼ぶ）は、トランジスタのゲート電極と同じ層構造
や同じ材料で形成されており、トランジスタのソースと別のトランジスタのソースとを接
続する配線（ソース配線と呼ぶ）は、トランジスタのソース電極と同じ層構造や同じ材料
で形成されていることが多い。したがって、ゲート電極並びにソース電極もしくはドレイ
ン電極として、透光性を有する材料を用いて形成した場合、ゲート配線およびソース配線
はゲート電極並びにソース電極もしくはドレイン電極と同様、透光性を有する材料を用い
て形成されていることが多い。
【０００６】
しかしながら、通常、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ
）、インジウムスズ亜鉛酸化物（ＩＴＺＯ）などの透光性を有する導電材料は、アルミニ
ウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、ネオジム（
Ｎｄ）、銅（Ｃｕ）、銀（Ａｇ）などの遮光性及び反射性を有する導電材料と比較して、
導電率が低い。従って、透光性を有する導電材料を用いて配線を形成すると、配線抵抗が
高くなってしまう。例えば、大型の表示装置を製造する場合、配線が長くなるため、配線
抵抗が非常に高くなってしまう。配線抵抗が高くなると、その配線を伝搬していく信号の
波形なまりが生じ、配線抵抗での電圧降下によって、供給される電圧が小さくなってしま
う。そのため、正確な電圧や電流を供給することが困難となってしまい、正常な表示や動
作を行うことが困難となってしまう。
【０００７】
一方、ゲート電極並びにソース電極もしくはドレイン電極として、遮光性を有する導電材
料を用いることによって、ゲート配線およびソース配線も遮光性を有する導電材料とした
場合、配線の導電率は向上するため、信号の波形なまりは抑制することができる。しかし
ながら、ゲート電極やソース電極又はドレイン電極が遮光性を有する材料となってしまう
ため、開口率が低下し、消費電力も高くなってしまう。
【０００８】
また、表示性能の面から画素には大きな保持容量を持たせるとともに、高開口率化が求め
られている。各画素が高い開口率を持つことにより光利用効率が向上し、表示装置の省電
力化および小型化が達成できる。近年、画素サイズの微細化が進み、より高精細な画像が
求められている。画素サイズの微細化は１つの画素に占めるトランジスタ及び配線の形成
面積が大きくなり画素開口率を低減させている。そこで、規定の画素サイズの中で各画素
の高開口率を得るためには、画素の回路構成に必要な回路要素を効率よくレイアウトする
ことが不可欠である。
【０００９】
上記課題を鑑み本発明の一態様では、開口率の高い半導体装置又はその製造方法を提供す
ることを目的の一とする。また、消費電力の低い半導体装置又はその製造方法を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の一態様は、第１の導電膜と第２の導電膜との順で積層
されたゲート電極を含むゲート配線と、ゲート電極及びゲート配線を覆うゲート絶縁膜と
、ゲート絶縁膜を介して設けられた島状の半導体膜と、第３の導電膜と第４の導電膜との
順で積層されたソース電極を含むソース配線と、島状の半導体膜と、ソース電極を含むソ
ース配線を覆う層間絶縁膜と、層間絶縁膜の上方に設けられ、島状の半導体膜に電気的に
接続された画素電極と、容量配線とを有し、ゲート電極は、第１の導電膜で形成され、ゲ
ート配線は、第１の導電膜と第２の導電膜で形成され、ソース電極は、第３の導電膜で形
成され、ソース配線は、第３の導電膜と第４の導電膜で形成されていることを含む半導体
装置である。
（【００１１】以降は省略されています）

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