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公開番号2024089115
公報種別公開特許公報(A)
公開日2024-07-03
出願番号2022204287
出願日2022-12-21
発明の名称半導体装置の製造方法及び半導体装置の検査方法
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H01L 21/336 20060101AFI20240626BHJP(基本的電気素子)
要約【課題】積層欠陥の種類を特定可能な技術を提供する。
【解決手段】半導体基板102上に積層したエピ層104内にpnダイオード構造を含む半導体装置1の製造方法は、前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、前記特定工程は、前記pnダイオード構造を介して通電する第1ステップS1と、前記第1ステップの後に、前記積層欠陥に依存する電気特性値を測定する第2ステップS2と、前記第2ステップの後に、前記pnダイオード構造を介して通電する第3ステップS3と、前記第3ステップの後に、前記積層欠陥に依存する電気特性値を測定する第4ステップS4と、を備えている。
【選択図】図13
特許請求の範囲【請求項１】
半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の製造方法であって、
前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
前記特定工程は、
前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備える、半導体装置の製造方法。
続きを表示（約 730 文字）【請求項２】
前記第１ステップの通電時間は、前記エピ層内に形成される前記積層欠陥のうち三角状欠陥（２）の拡張が開始してから停止したと推定されるまでの拡張推定時間に設定される、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エピ層は、ｎ型のドリフト層（１２）と、ｐ型のボディ層（１３）と、を有しており、
前記拡張推定時間は、前記エピ層のオフ角（θ）と前記ドリフト層の厚み（Ｄｔ）から算出される前記三角状欠陥の拡張長さを前記積層欠陥の拡張速度で除して算出される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記積層欠陥の前記拡張速度は、通電時の電流密度と前記エピ層の温度に基づいて設定される、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が炭化珪素である、請求項１～４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
半導体基板（１０２）上に積層したエピ層（１０４）内にｐｎダイオード構造を含む半導体装置（１）の検査方法であって、
前記エピ層内に形成される積層欠陥の種類を特定する特定工程、を備えており、
前記特定工程は、
前記ｐｎダイオード構造を介して通電する第１ステップ（Ｓ１）と、
前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップ（Ｓ２）と、
前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップ（Ｓ３）と、
前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップ（Ｓ４）と、を備える、半導体装置の検査方法。

発明の詳細な説明【技術分野】
【０００１】
本明細書が開示する技術は、半導体装置の製造方法及び半導体装置の検査方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
特定種類の半導体装置は、半導体基板上に積層したエピ層内にｐｎダイオード構造を含むことがある。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される種類の半導体装置は、半導体基板上に積層したエピ層内にｎ型のドリフト層とｐ型のボディ層で構成されるｐｎダイオード構造を含んでいる。このようなｐｎダイオード構造を介して電流が流れると、電子と正孔の再結合エネルギーによってエピ層内に積層欠陥が形成されることが知られている。積層欠陥の形成は、半導体装置のオン抵抗を増加させてしまう。
【０００３】
特許文献１は、順方向抵抗値が飽和するまでｐｎダイオード構造を介して通電し、通電前後の順方向抵抗値の変化度合いから積層欠陥の有無を検出する方法を開示する。
【先行技術文献】
【特許文献】
【０００４】
国際公開第２０１４／１４８２９４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層欠陥には複数の種類があり、例えば三角状欠陥、帯状欠陥、コ型欠陥が知られている。三角状欠陥は、エピ層内において比較的小さな面積で形成されるので、半導体装置のオン抵抗を増加させる影響は小さい。一方、帯状欠陥及びコ型欠陥は、エピ層内において比較的大きな面積で形成されるので、半導体装置のオン抵抗を増加させる影響は大きい。特に、帯状欠陥及びコ型欠陥は、エピ層内の位置によっては大面積化し、半導体装置のオン抵抗を大幅に増加させる可能がある。このため、帯状欠陥及びコ型欠陥が形成され得る製造プロセスは、改善する必要がある。
【０００６】
特許文献１の技術では、積層欠陥の有無については検出できるものの、積層欠陥の種類については特定することができない。本願明細書は、積層欠陥の種類を特定可能な技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書は、半導体基板上に積層したエピ層内にｐｎダイオード構造を含む半導体装置を製造する方法を提供することができる。この製造方法は、前記エピ層内に形成される積層欠陥の種類を特定する特定工程を備えていてもよい。前記特定工程は、前記ｐｎダイオード構造を介して通電する第１ステップと、前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップと、前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップと、前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップと、を備えていてもよい。前記第１ステップと前記第３ステップの通電は、連続して実施されてもよい。即ち、前記第２ステップの測定は連続した通電中に実施され、前記第２ステップの測定前を前記第１ステップとし、前記第２ステップの測定後を前記第３ステップとしてもよい。
【０００８】
本明細書はまた、半導体基板上に積層したエピ層内にｐｎダイオード構造を含む半導体装置を検査する方法を提供することができる。この検査方法は、前記エピ層内に形成される積層欠陥の種類を特定する特定工程を備えていてもよい。前記特定工程は、前記ｐｎダイオード構造を介して通電する第１ステップと、前記第１ステップの後に、前記積層欠陥に依存する電気特性値を測定する第２ステップと、前記第２ステップの後に、前記ｐｎダイオード構造を介して通電する第３ステップと、前記第３ステップの後に、前記積層欠陥に依存する電気特性値を測定する第４ステップと、を備えていてもよい。前記第１ステップと前記第３ステップの通電は、連続して実施されてもよい。即ち、前記第２ステップの測定は連続した通電中に実施され、前記第２ステップの測定前を前記第１ステップとし、前記第２ステップの測定後を前記第３ステップとしてもよい。
【０００９】
上記半導体装置の製造方法及び検査方法では、前記第１ステップで通電を開始すると、前記エピ層内に前記積層欠陥の形成が始まる。前記積層欠陥の形成が開始してから拡張が停止するまでの時間は、前記積層欠陥の種類に応じて異なる。上記製造方法及び上記検査方法によると、前記第２ステップで測定された前記電気特性値と前記第４ステップで測定された前記電気特性値の間に優位な差があれば、前記第１ステップの通電では拡張が停止せず、前記第３ステップの通電でも拡張が継続する種類の前記積層欠陥が存在していることを特定することができる。このように、上記半導体装置の製造方法及び検査方法では、少なくとも一部の前記積層欠陥の種類を特定することが可能である。
【図面の簡単な説明】
【００１０】
本明細書が開示する半導体装置のアクティブ領域と終端領域の平面レイアウトを模式的に示す半導体層の平面図である。
本明細書が開示する半導体装置の半導体層の要部断面図を模式的に示しており、図１のII-II線に対応した断面図である。
本明細書が開示する半導体装置の半導体層に形成される積層欠陥を模式的に示す図である。
本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張が開始した直後の様子を模式的に示す図である。
本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張途中の様子を模式的に示す図である。
本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときに、ドリフト層内における三角状欠陥の拡張が停止した後の様子を模式的に示す図である。
本明細書が開示する半導体装置のドリフト層内に形成された三角状欠陥を平面視したときの形状を模式的に示す図である。
本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときの、異なる電流密度における積層欠陥の拡張速度と半導体層の温度の関係を示す図である。
本明細書が開示する半導体装置に内蔵するｐｎダイオード構造を介して通電したときの、通電時間とオン抵抗変動量の関係を示す図である。
図９の通電時間ｔ１における、半導体層に形成される積層欠陥を模式的に示す図である。
図９の通電時間ｔ２における、半導体層に形成される積層欠陥を模式的に示す図である。
図９の通電時間ｔ３における、半導体層に形成される積層欠陥を模式的に示す図である。
本明細書が開示する半導体装置の製造方法の一部のフローを示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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