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公開番号2025176471
公報種別公開特許公報(A)
公開日2025-12-04
出願番号2024082651
出願日2024-05-21
発明の名称半導体デバイス
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H01L 25/07 20060101AFI20251127BHJP(基本的電気素子)
要約【課題】半導体デバイスのリンギングピークを低減しつつ部品スペースを抑制する。
【解決手段】実施形態の半導体デバイスは、第1スイッチング素子、第2スイッチング素子、及びコンデンサを備える。第2スイッチング素子は、第1スイッチング素子と電気的に接続される。コンデンサは、第1端子、第2端子、及び一端が第1端子に電気的に接続され、他端が第2端子に電気的に接続されたコンデンサ部を有する。第1端子は、第1スイッチング素子と電気的に接続される。第2端子は、第2スイッチング素子と電気的に接続される。コンデンサ部は、第1スイッチング素子及び第2スイッチング素子の第1方向に沿った上方に位置する。コンデンサ部の一端と他端とを結ぶ方向である第2方向におけるコンデンサ部の幅は、第2方向における第1スイッチング素子と第2スイッチング素子との組の幅よりも大きい。第1スイッチング素子と第2スイッチング素子とは、第2方向に並ぶ。
【選択図】図1
特許請求の範囲【請求項１】
第１スイッチング素子と、
前記第１スイッチング素子と電気的に接続された第２スイッチング素子と、
第１端子、第２端子、及び一端が前記第１端子に電気的に接続され、他端が前記第２端子に電気的に接続されたコンデンサ部を有するコンデンサと、
を備え、
前記第１端子は、前記第１スイッチング素子と電気的に接続され、
前記第２端子は、前記第２スイッチング素子と電気的に接続され、
前記コンデンサ部は、前記第１スイッチング素子及び前記第２スイッチング素子の第１方向に沿った上方に位置し、
前記コンデンサ部の前記一端と前記他端とを結ぶ方向である第２方向における前記コンデンサ部の幅は、前記第２方向における前記第１スイッチング素子と前記第２スイッチング素子との組の幅よりも大きく、
前記第１スイッチング素子と前記第２スイッチング素子とは、前記第２方向において並ぶ、
半導体デバイス。
続きを表示（約 2,600 文字）【請求項２】
前記第２方向における前記第１スイッチング素子と前記第２スイッチング素子との組の前記幅とは、
前記第１スイッチング素子の幅、前記第２スイッチング素子の幅、及び前記第１スイッチング素子と前記第２スイッチング素子との間の距離の合計の長さである、
請求項１に記載の半導体デバイス。
【請求項３】
前記第２方向における前記第１スイッチング素子と前記第２スイッチング素子との組の前記幅とは、
前記第２方向に並ぶ前記第１スイッチング素子及び前記第２スイッチング素子のうち、前記第２方向の側に位置する素子の前記第２方向の側の端と、前記第２方向と反対の第３方向の側に位置する素子の前記第３方向の側の端との間の前記第２方向における距離である、
請求項１に記載の半導体デバイス。
【請求項４】
上面に前記第１スイッチング素子及び前記第１端子が設けられた第１リードフレームと、
上面に前記第２スイッチング素子及び前記第２端子が設けられた第２リードフレームと、
前記第１リードフレームと電気的に接続された第１外部接続端子と、
前記第２リードフレームと電気的に接続された第２外部接続端子と、
第３外部接続端子と、
を更に備え、
前記第１スイッチング素子の一端は前記第１外部接続端子に電気的に接続され、他端は前記第２スイッチング素子の一端及び前記第３外部接続端子に電気的に接続され、
前記第２スイッチング素子の他端は前記第２外部接続端子に電気的に接続され、
前記第１端子は、前記第１スイッチング素子の前記一端と電気的に接続され、
前記第２端子は、前記第２スイッチング素子の前記他端と電気的に接続される、
請求項１に記載の半導体デバイス。
【請求項５】
上面に前記第１スイッチング素子及び前記第１端子が設けられた第１リードフレームと、
上面に前記第２スイッチング素子及び前記第２端子が設けられた第２リードフレームと、
第３リードフレームと、
前記第１リードフレームと電気的に接続された第１外部接続端子と、
前記第２リードフレームと電気的に接続された第２外部接続端子と、
前記第３リードフレームと電気的に接続された第３外部接続端子と、
前記第３リードフレーム上に設けられた第１ＭＯＳＦＥＴと、
前記第２リードフレーム上に設けられた第２ＭＯＳＦＥＴと、
を更に備え、
前記第１スイッチング素子の一端は前記第１外部接続端子に電気的に接続され、他端は前記第１ＭＯＳＦＥＴの一端に電気的に接続され、
前記第１ＭＯＳＦＥＴの他端は前記第１スイッチング素子の制御端子、前記第２スイッチング素子の一端、及び前記第３外部接続端子に電気的に接続され、
前記第２スイッチング素子の他端は前記第２ＭＯＳＦＥＴの一端に電気的に接続され、
前記第２ＭＯＳＦＥＴの他端は前記第２スイッチング素子の制御端子及び前記第２外部接続端子に電気的に接続され、
前記第１端子は、前記第１スイッチング素子の前記一端と電気的に接続され、
前記第２端子は、前記第２ＭＯＳＦＥＴの前記他端と電気的に接続され、
前記コンデンサ部の前記第２方向における幅は、前記第１スイッチング素子と前記第１ＭＯＳＦＥＴと前記第２スイッチング素子と前記第２ＭＯＳＦＥＴとの組の前記第２方向における幅よりも大きく、
前記第１スイッチング素子、前記第１ＭＯＳＦＥＴ、前記第２スイッチング素子、及び前記第２ＭＯＳＦＥＴは、前記第２方向に並び、
前記第１スイッチング素子及び前記第２スイッチング素子は、ＧａＮトランジスタである、
請求項１に記載の半導体デバイス。
【請求項６】
前記第１スイッチング素子と前記第１ＭＯＳＦＥＴと前記第２スイッチング素子と前記第２ＭＯＳＦＥＴとの組の前記第２方向における前記幅とは、
前記第２方向に並ぶ前記第１スイッチング素子、前記第１ＭＯＳＦＥＴ、前記第２スイッチング素子、及び前記第２ＭＯＳＦＥＴのうち、前記第２方向の側の最も端に位置する素子の前記第２方向の側の端と、前記第２方向と反対の第３方向の側の最も端に位置する素子の前記第３方向の側の端との間の前記第２方向における距離である、
請求項５に記載の半導体デバイス。
【請求項７】
前記第１スイッチング素子と前記第１ＭＯＳＦＥＴと前記第２スイッチング素子と前記第２ＭＯＳＦＥＴとの組の前記第２方向における前記幅とは、
前記第２方向における、前記第１スイッチング素子の幅と、前記第１ＭＯＳＦＥＴの幅と、前記第２スイッチング素子の幅と、前記第２ＭＯＳＦＥＴの幅と、前記第２方向に並ぶ前記第１スイッチング素子、前記第１ＭＯＳＦＥＴ、前記第２スイッチング素子、及び前記第２ＭＯＳＦＥＴにおいて隣り合うそれぞれの素子同士の間の距離と、の合計の長さである、
請求項５に記載の半導体デバイス。
【請求項８】
前記第１スイッチング素子と前記第１ＭＯＳＦＥＴと前記第２スイッチング素子と前記第２ＭＯＳＦＥＴとの組の前記第２方向における前記幅とは、
前記第２方向における、前記第１スイッチング素子の幅、前記第１ＭＯＳＦＥＴの幅、前記第２スイッチング素子の幅、前記第２ＭＯＳＦＥＴの幅、前記第１スイッチング素子と前記第１ＭＯＳＦＥＴとの間の距離、前記第１ＭＯＳＦＥＴと前記第２スイッチング素子との間の距離、及び前記第２スイッチング素子と前記第２ＭＯＳＦＥＴとの間の距離の合計の長さである、
請求項５に記載の半導体デバイス。
【請求項９】
前記第１スイッチング素子及び前記第２スイッチング素子は、ＧａＮトランジスタである、
請求項１に記載の半導体デバイス。
【請求項１０】
前記コンデンサは、積層セラミックコンデンサ（ＭＬＣＣ）である、
請求項１に記載の半導体デバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体デバイスに関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体チップと、半導体チップを封止する樹脂とを含んだ半導体デバイスが知られている。半導体デバイスには、高速応答と小型化とが求められる。
【先行技術文献】
【特許文献】
【０００３】
特許第５４４７４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
リンギングピークを低減しつつ、部品スペースを抑制し得る半導体デバイスを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体デバイスは、第１スイッチング素子、第２スイッチング素子、及びコンデンサを備える。第２スイッチング素子は、第１スイッチング素子と電気的に接続される。コンデンサは、第１端子、第２端子、及び一端が第１端子に電気的に接続され、他端が第２端子に電気的に接続されたコンデンサ部を有する。第１端子は、第１スイッチング素子と電気的に接続される。第２端子は、第２スイッチング素子と電気的に接続される。コンデンサ部は、第１スイッチング素子及び第２スイッチング素子の第１方向に沿った上方に位置する。コンデンサ部の一端と他端とを結ぶ方向である第２方向におけるコンデンサ部の幅は、第２方向における第１スイッチング素子と第２スイッチング素子との組の幅よりも大きい。第１スイッチング素子と第２スイッチング素子とは、第２方向において並ぶ。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体デバイスの構造の一例を示す斜視図。
第１実施形態に係る半導体デバイスを下側から見た構造の一例を示す斜視図。
第１実施形態に係る半導体デバイスの断面構造の一例であり、図１のＩＩＩ－ＩＩＩ線に沿った断面図。
第１実施形態に係る半導体デバイスの断面構造の一例であり、図３のＩＶ－ＩＶ線に沿った断面図。
第１実施形態に係る半導体デバイスの電気回路の一例を示す回路図。
第１実施形態に係る半導体デバイスに高周波信号が入力された場合の一例を示す概念図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【０００９】
以下、ＸＹＺ直交座標系を用いて、実施形態を記述する。図の縦軸のプラス方向は上側、マイナス方向は下側と称される場合がある。図の横軸のプラス方向は右側、マイナス方向は左側と称される場合がある。すなわち、ＸＹ面を示す平面図（ＸＹ面図（以下、同様））において、上側は＋Ｙ方向を指し、下側は－Ｙ方向を指し、右側は＋Ｘ方向を指し、左側は－Ｘ方向を指す。
【００１０】
平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁体層、基板、配線、端子等の構成要素が適宜省略されている。
（【００１１】以降は省略されています）

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