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公開番号2025168980
公報種別公開特許公報(A)
公開日2025-11-12
出願番号2024073901
出願日2024-04-30
発明の名称ゲート駆動回路
出願人Astemo株式会社
代理人弁理士法人サンネクスト国際特許事務所
主分類H02M 1/08 20060101AFI20251105BHJP(電力の発電,変換,配電)
要約【課題】共振抑制、低損失化、低ノイズ化を実現したゲート駆動回路を提供する。
【解決手段】
電気的に並列接続され、ゲートを有する半導体素子を駆動させるゲート駆動回路であって、前記ゲート駆動回路は、制御指令に基づいて、前記ゲートを充電する充電回路と、前記ゲートを放電する放電回路と、備え、かつ、前記ゲートの充電および放電に対応して前記ゲートを追加充電する第2充電回路と、を備え、前記第2充電回路は、前記ゲートの放電中において、前記半導体素子の主回路端子間の電圧がピーク電圧まで上昇した後に、前記ゲートの放電速度を抑制する。
【選択図】図2

特許請求の範囲【請求項１】
電気的に並列接続され、ゲートを有する半導体素子を駆動させるゲート駆動回路であって、
前記ゲート駆動回路は、制御指令に基づいて、前記ゲートを充電する充電回路と、前記ゲートを放電する放電回路と、備え、かつ、前記ゲートの充電および放電に対応して前記ゲートを追加充電する第２充電回路と、を備え、
前記第２充電回路は、前記ゲートの放電中において、前記半導体素子の主回路端子間の電圧がピーク電圧まで上昇した後に、前記ゲートの放電速度を抑制する
ゲート駆動回路。
続きを表示（約 390 文字）【請求項２】
請求項１に記載のゲート駆動回路であって、
前記半導体素子の主回路端子間の電圧を検出する電圧検出回路を備え、
前記第２充電回路の駆動は、前記電圧検出回路が検出する前記主回路端子間の電圧の検出値に基づいて制御される
ゲート駆動回路。
【請求項３】
請求項１に記載のゲート駆動回路であって、
前記ゲートの電圧をオフ状態にクランプするアクティブミラークランプ回路を備え、
前記第２充電回路は、前記アクティブミラークランプ回路が駆動する前に駆動する
ゲート駆動回路。
【請求項４】
請求項２に記載のゲート駆動回路であって、
前記第２充電回路は、前記半導体素子がオン状態のときに、前記ゲートの充電速度が増加するように駆動し、前記検出値に基づいて制御する
ゲート駆動回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ゲート駆動回路に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
電気自動車などに搭載されるインバータにおいて、パワー半導体素子のスイッチング動作の高周波化に伴い、例えば、半導体スイッチング素子として多数キャリアデバイスであるＳｉＣ－ＭＯＳＦＥＴが用いられる。ＳｉＣ－ＭＯＳＦＥＴは、Ｓｉ－ＩＧＢＴのように少数キャリアに起因したターンオフ時のテール電流が発生しないため、スイッチング損失を低減でき、高周波スイッチングに好適であり、また、電力変換回路の小型化に寄与し、Ｓｉ－ＩＧＢＴと駆動方式の互換性がある。
【０００３】
しかしながら、ＳｉＣ－ＭＯＳＦＥＴは、半導体素子のチップ面積が小さいことや大電力化の観点から、多並列接続で使用する機会が多いため、並列接続のパワー半導体素子間のインダクタンス差により、スイッチング時においてパワー半導体素子間に共振源が発生する。これにより、サージ電圧の増大や、ＥＭＣが悪化する懸念があるため、パワー半導体素子間の共振の抑制や、さらなるスイッチング損失の低減が求められている。また、高速スイッチング化によりスイッチング時の電流変化率が大きい場合、サージ電圧やリンギング振動により、スイッチング素子から電磁ノイズが発生するため、このようなノイズの低減とインバータの信頼性低下の回避も求められている。
【０００４】
インバータの信頼性の低下を回避する構成として、例えば、下記の特許文献１には、異常時制御を実行する場合に、上下アームスイッチの信頼性が低下することを回避できる構成を有する電力変換回路について開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２０２２－１７１４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術では、スイッチング速度の抑制が速いタイミングで行われることで、スイッチング損失が増加する課題が生じている。これを鑑みて、本発明では、共振抑制、低損失化、低ノイズ化を実現したゲート駆動回路を提供することが目的である。
【課題を解決するための手段】
【０００７】
電気的に並列接続され、ゲートを有する半導体素子を駆動させるゲート駆動回路であって、前記ゲート駆動回路は、制御指令に基づいて、前記ゲートを充電する充電回路と、前記ゲートを放電する放電回路と、備え、かつ、前記ゲートの充電および放電に対応して前記ゲートを追加充電する第２充電回路と、を備え、前記第２充電回路は、前記ゲートの放電中において、前記半導体素子の主回路端子間の電圧がピーク電圧まで上昇した後に、前記ゲートの放電速度を抑制する。
【発明の効果】
【０００８】
共振抑制、低損失化、低ノイズ化を実現したゲート駆動回路を提供できる。
【図面の簡単な説明】
【０００９】
ゲート駆動回路と接続するインバータ回路図。
本発明の第１実施形態に係る、ゲート駆動回路図。
本発明の第１実施形態に係る、ゲート駆動回路の第２充電回路例と変形例。
本発明の第１実施形態に係る、ターンオフ波形。
本発明の第１実施形態に係る、電圧検出回路例および波形例。
本発明の第２実施形態に係る、ゲート駆動回路図。
第２実施形態の変形例。
本発明の第２実施形態に係る、ゲート駆動波形例。
本発明の第３実施形態に係る、ゲート駆動装置ターンオン波形図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。本発明は、他の種々の形態でも実施する事が可能である。特に限定しない限り、各構成要素は単数でも複数でも構わない。
（【００１１】以降は省略されています）

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