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公開番号2025168591
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2025149312,2023172887
出願日2025-09-09,2013-05-02
発明の名称撮像素子および撮像装置
出願人株式会社ニコン
代理人弁理士法人RYUKA国際特許事務所
主分類H04N 25/70 20230101AFI20251030BHJP(電気通信技術)
要約【課題】上記撮像ユニットにあって、セルごとに制御線がある。しかしながら、セル間での電荷の蓄積時間および画素信号の読み出しを細かく制御していない。
【解決手段】積層された複数の半導体基板を備える撮像素子であって、光を電荷に変換する第1光電変換部を有する第1画素と、光を電荷に変換する第2光電変換部を有する第2画素と、第1画素の駆動を制御するための第1評価値の演算と、第2画素の駆動を制御するための第2評価値の演算とを行う演算部とを備え、第1光電変換部と第2光電変換部とは、複数の半導体基板のうち第1半導体基板に配置され、演算部は、複数の半導体基板のうち第2半導体基板に配置される、撮像素子が提供される。
【選択図】図1
特許請求の範囲【請求項１】
積層された複数の半導体基板を備える撮像素子であって、
光を電荷に変換する第１光電変換部を有する第１画素と、
光を電荷に変換する第２光電変換部を有する第２画素と、
前記第１画素の駆動を制御するための第１評価値の演算と、前記第２画素の駆動を制御するための第２評価値の演算とを行う演算部と
を備え、
前記第１光電変換部と前記第２光電変換部とは、前記複数の半導体基板のうち第１半導体基板に配置され、
前記演算部は、前記複数の半導体基板のうち第２半導体基板に配置される、
撮像素子。
続きを表示（約 1,300 文字）【請求項２】
請求項１に記載の撮像素子において、
前記演算部は、前記第１光電変換部で変換された電荷に基づく第１信号を用いて前記第１評価値の演算を行い、前記第２光電変換部で変換された電荷に基づく第２信号を用いて前記第２評価値の演算を行う、
撮像素子。
【請求項３】
請求項２に記載の撮像素子において、
前記第１信号をデジタル信号に変換する第１変換部と、
前記第２信号をデジタル信号に変換する第２変換部と
を備え、
前記演算部は、前記第１変換部でデジタル信号に変換された前記第１信号を用いて前記第１評価値の演算を行い、前記第２変換部でデジタル信号に変換された前記第２信号を用いて前記第２評価値の演算を行う、
撮像素子。
【請求項４】
請求項３に記載の撮像素子において、
前記第１変換部と前記第２変換部とは、前記第２半導体基板に配置される、
撮像素子。
【請求項５】
請求項３または請求項４に記載の撮像素子において、
前記第１変換部でデジタル信号に変換された前記第１信号を格納する第１格納部と、
前記第２変換部でデジタル信号に変換された前記第２信号を格納する第２格納部と
を備え、
前記演算部は、前記第１格納部に格納された前記第１信号を用いて前記第１評価値の演算を行い、前記第１格納部に格納された前記第２信号を用いて前記第２評価値の演算を行う、
撮像素子。
【請求項６】
請求項５に記載の撮像素子において、
前記第１格納部と前記第２格納部とは、前記第２半導体基板に配置される、
撮像素子。
【請求項７】
請求項１から請求項６のいずれか一項に記載の撮像素子において、
前記演算部は、前記第１評価値の演算を行う第１演算回路と、前記第２評価値の演算を行う第２演算回路とを有する、
撮像素子。
【請求項８】
請求項１から請求項７のいずれか一項に記載の撮像素子において、
前記第１画素の駆動と、前記第２画素の駆動とを制御する制御部を備え、
前記制御部は、前記第１評価値に基づいて前記第１画素の駆動を制御し、前記第２評価値に基づいて前記第２画素の駆動を制御する、
撮像素子。
【請求項９】
請求項８に記載の撮像素子において、
前記制御部は、前記第１画素の駆動として、前記第１光電変換部で変換された電荷を蓄積する蓄積時間を制御し、前記第２画素の駆動として、前記第２光電変換部で変換された電荷を蓄積する蓄積時間を制御する、
撮像素子。
【請求項１０】
請求項８または請求項９に記載の撮像素子において、
前記制御部は、前記第１画素の駆動として、前記第１光電変換部で変換された電荷に基づく信号を前記第１画素から読み出すためのフレームレートを制御し、前記第２画素の駆動として、前記第２光電変換部で変換された電荷に基づく信号を前記第２画素から読み出すためのフレームレートを制御する、
撮像素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、撮像素子および撮像装置に関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００６－４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
上記撮像ユニットにあって、セルごとに制御線がある。しかしながら、セル間での電荷の蓄積時間および画素信号の読み出しを細かく制御していない。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、積層された複数の半導体基板を備える撮像素子であって、光を電荷に変換する第１光電変換部を有する第１画素と、光を電荷に変換する第２光電変換部を有する第２画素と、第１画素の駆動を制御するための第１評価値の演算と、第２画素の駆動を制御するための第２評価値の演算とを行う演算部とを備え、第１光電変換部と第２光電変換部とは、複数の半導体基板のうち第１半導体基板に配置され、演算部は、複数の半導体基板のうち第２半導体基板に配置される、撮像素子が提供される。
【０００５】
本発明の第２の態様においては、撮像装置であって、上記撮像素子を備える。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。
撮像チップの画素配列と単位グループを説明する図である。
撮像チップの単位グループに対応する回路図である。
撮像素子の機能的構成を示すブロック図である。
本実施形態に係る撮像装置の構成を示すブロック図である。
画像処理部の機能ブロック図である。
撮像装置が動画を生成して記録する動作を示すフローチャートである。
撮像素子により撮像される画像の一例を示す。
撮像素子により撮像される画像の一例を示す。
各フレームレートと画像信号の出力タイミングとの関係を示す。
動画生成部により生成された注目領域動画および周辺領域動画を模式的に示す。
動画生成部が付加するヘッダ情報の一例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
撮像装置が動画を生成して記録する他の動作の例を示すフローチャートである。
単位グループに対して間引き率０．５で読み出される画素の例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
シーンの例と領域分割を説明する図である。
図１７の例による分割された領域ごとの電荷蓄積制御を説明する図である。
積算回数とダイナミックレンジの関係を示す図である。
撮影動作の処理を示すフロー図である。
信号処理チップの一例としての具体的構成を示すブロック図である。
本実施形態に係る他の裏面照射型のＭＯＳ型撮像素子の断面図である。
撮像チップの画素配列と単位グループを説明する図である。
撮像チップの単位グループに対応する回路図である。
本実施形態に係る撮像装置の構成を示すブロック図である。
信号処理チップの一例としての具体的構成を示すブロック図である。
演算回路１４１５の機能ブロックの一例である。
フレーム間の差分ｄとフレームレートｆとの対応関係の一例を示す。
撮像素子により撮像される画像の一例を示す。
撮像素子により撮像される画像の一例を示す。
他の演算回路の機能ブロックの一例である。
一の単位グループに対して間引き率０．５で読み出される画素１１８８の例を示す。
さらに他の演算回路の機能ブロックの一例を示す。
利得と画素信号との関係を模式的に示す。
本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。
撮像チップの画素配列と画素ブロックを説明する図である。
撮像チップの画素ブロックに対応する回路図である。
撮像素子の構成の一部とその動作例を示す図である。
本実施形態に係る撮像装置の構成を示すブロック図である。
画像処理部の機能ブロック図である。
撮像装置が動画を生成して記録する動作を示すフローチャートである。
撮像素子により撮像される画像の一例を示す。
撮像素子により撮像される画像の一例を示す。
各フレームレートと画像信号の出力タイミングとの関係を示す。
動画生成部により生成された注目領域動画および周辺領域動画を模式的に示す。
動画生成部が付加するヘッダ情報の一例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
撮像装置が動画を生成して記録する他の動作の例を示すフローチャートである。
一の画素ブロックに対して間引き率０．５で読み出される画素の例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
シーンの例を説明する図である。
領域分割を説明する図である。
図５１Ｂの例による分割された領域ごとの電荷蓄積制御を説明する図である。
積算回数とダイナミックレンジの関係を示す図である。
撮影動作の処理を示すフロー図である。
信号処理チップの一例としての具体的構成を示すブロック図である。
周辺画素データ処理部の構成を示すブロック図である。
演算回路の構成の一例を示すブロック図である。
演算回路の動作の例を示すフローチャートである。
出力回路で生成されるデータ配列の構成を示す。
図５９に示すデータ配列の内容を示す。
本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。
撮像チップの画素配列と画素ブロックを説明する図である。
撮像チップの画素ブロックに対応する回路図である。
撮像素子の構成の一部とその動作例を示す図である。
撮像素子の他の動作例を示す図である。
撮像素子の他の動作例を示す図である。
本実施形態に係る撮像装置の構成を示すブロック図である。
画像処理部の機能ブロック図である。
撮像装置が動画を生成して記録する動作を示すフローチャートである。
撮像素子により撮像される画像の一例を示す。
撮像素子により撮像される画像の一例を示す。
各フレームレートと画像信号の出力タイミングとの関係を示す。
動画生成部により生成された注目領域動画および周辺領域動画を模式的に示す。
動画生成部が付加するヘッダ情報の一例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
撮像素子の画素領域とその動作例の平面図である。
撮像素子の画素領域の他の構成とその動作例の平面図である。
撮像素子の画素領域の他の構成とその動作例の平面図である。
撮像素子の画素領域の他の構成とその動作例の平面図である。
撮像素子の画素領域の他の構成とその動作例を示す図である。
撮像装置が動画を生成して記録する他の動作の例を示すフローチャートである。
に対して間引き率０．５で読み出される画素の例を示す。
撮像装置が動画を再生して表示する動作を示すフローチャートである。
シーンの例を説明する図である。
領域分割を説明する図である。
図８２Ｂの例による分割された領域ごとの電荷蓄積制御を説明する図である。
積算回数とダイナミックレンジの関係を示す図である。
撮影動作の処理を示すフロー図である。
信号処理チップの一例としての具体的構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。
【００１０】
なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。
（【００１１】以降は省略されています）

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