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公開番号2025150109
公報種別公開特許公報(A)
公開日2025-10-09
出願番号2024050818
出願日2024-03-27
発明の名称半導体記憶装置及びその制御方法
出願人華邦電子股ふん有限公司,Winbond Electronics Corp.
代理人個人,個人
主分類G11C 7/10 20060101AFI20251002BHJP(情報記憶)
要約【課題】外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーション処理の時間を短縮することの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、キャリブレーションパッドZQPADを介して共通の外部抵抗Rに接続された複数のメモリダイ10と、複数のメモリダイ10のうち第1メモリダイ10aに対してプルアップキャリブレーションを行う間に複数のメモリダイ10のうち第1メモリダイ10aとは異なる1つ以上の第2メモリダイ10bに対してプルダウンキャリブレーションを行い、第2メモリダイ10bに対してプルアップキャリブレーションを行う間に第1メモリダイ10aに対してプルダウンキャリブレーションを行うように制御する制御部20と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイと、
前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御する制御部と、を備える、
半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記複数のメモリダイの各々は、
第１制御信号及び前記外部抵抗の抵抗値に基づいて第１電圧を生成するプルアップキャリブレーション部と、
前記第１制御信号及び第２制御信号に基づいて第２電圧を生成するプルダウンキャリブレーション部と、
プルアップキャリブレーションが行われる場合に、前記第１電圧と基準電圧との比較によって得られる第１比較結果に基づいて前記第１制御信号を生成し、プルダウンキャリブレーションが行われる場合に、前記第１電圧と前記第２電圧との比較によって得られる第２比較結果に基づいて前記第２制御信号を生成する生成部と、を備える、
請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記プルアップキャリブレーション部を動作させると共に前記第２メモリダイの前記プルダウンキャリブレーション部を動作させるように制御することによって、前記第１メモリダイにおいて生成された前記第１制御信号を用いて前記第２メモリダイに対してプルダウンキャリブレーションを行う、
請求項２に記載の半導体記憶装置。
【請求項４】
前記制御部は、
前記第１メモリダイに対してプルダウンキャリブレーションを行う場合に、前記第１メモリダイの前記プルダウンキャリブレーション部を動作させると共に前記第２メモリダイの前記プルアップキャリブレーション部を動作させるように制御することによって、前記第２メモリダイにおいて生成された前記第１制御信号を用いて前記第１メモリダイに対してプルダウンキャリブレーションを行う、
請求項２に記載の半導体記憶装置。
【請求項５】
前記プルアップキャリブレーション部は、
動作電圧に接続された第１端子と、前記キャリブレーションパッドに接続された第２端子と、前記第１制御信号が入力される制御端子と、を含む第１トランジスタであって、前記第１制御信号に基づいて抵抗値を調整する第１トランジスタを備える、
請求項２に記載の半導体記憶装置。
【請求項６】
前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記第１トランジスタを動作させると共に前記第２メモリダイの前記第１トランジスタの動作を停止させるように制御する、
請求項５に記載の半導体記憶装置。
【請求項７】
前記第１トランジスタはＰ型トランジスタである、
請求項５に記載の半導体記憶装置。
【請求項８】
前記プルダウンキャリブレーション部は、
動作電圧に接続された第１端子と、前記第１制御信号が入力される制御端子と、を含む第２トランジスタであって、前記第１制御信号に基づいて抵抗値を調整する第２トランジスタと、
接地電圧に接続された第１端子と、前記第２トランジスタの第２端子に接続された第２端子と、前記第２制御信号が入力される制御端子と、を含む第３トランジスタであって、前記第２制御信号に基づいて抵抗値を調整する第３トランジスタと、を備え、
前記第２トランジスタはＰ型トランジスタであり、前記第３トランジスタはＮ型トランジスタである、
請求項２に記載の半導体記憶装置。
【請求項９】
前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記第３トランジスタの動作を停止させると共に前記第２メモリダイの前記第２トランジスタの動作を停止させるように制御する、
請求項８に記載の半導体記憶装置。
【請求項１０】
前記制御部は、
前記第１メモリダイに対してプルダウンキャリブレーションを行う場合に、前記第１メモリダイの前記第２トランジスタの動作を停止させると共に前記第２メモリダイの前記第３トランジスタの動作を停止させるように制御する、
請求項８に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来の半導体記憶装置では、伝送路のインピーダンスと出力回路の出力インピーダンスとを整合させるために、例えばＺＱキャリブレーション等のインピーダンスキャリブレーションを実行するものが知られている（例えば、特許文献１）。また、従来の半導体記憶装置では、製造コストを低減するために、ＺＱ端子及び外部抵抗を複数のメモリダイで共有するように構成されたものも知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－１２３９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、従来の半導体記憶装置においてＺＱキャリブレーションを行う場合には、先にプルアップキャリブレーションを行ってプルアップコードを最適化し、そのプルアップコードを用いてプルダウンキャリブレーションを行ってプルダウンコードを最適化するようになっている。これにより、ＺＱ端子及び外部抵抗が複数のメモリダイで共有される半導体記憶装置においてＺＱキャリブレーションを行う場合には、図１に示すように、各メモリダイ間でインピーダンスキャリブレーションの開始タイミングをずらす必要があることから、メモリダイの数の増加に応じてインピーダンスキャリブレーションの処理時間が長期化する虞がある。例えば、図１に示す例では、メモリダイの数をＮ（Ｎは２以上の整数）とし、プルアップキャリブレーション及びプルダウンキャリブレーションの各々の処理時間をｔ（ｔ＞０）とした場合、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間は、（Ｎ＋１）ｔで表される。
【０００５】
本発明は上記課題に鑑みてなされたものであり、外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーションの処理時間を短縮することの可能な半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイと、前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御する制御部と、を備える、半導体記憶装置を提供する。
【０００７】
かかる発明によれば、第１メモリダイにおけるプルアップキャリブレーションと第２メモリダイにおけるプルダウンキャリブレーションとを同時に行い、第１メモリダイにおけるプルダウンキャリブレーションと第２メモリダイにおけるプルアップキャリブレーションとを同時に行うことが可能になるので、例えば、各メモリダイ間でインピーダンスキャリブレーションの開始タイミングをずらす場合と比較して、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。
【０００８】
また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイを備え、前記半導体記憶装置の制御部が、前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御するステップを実行する、半導体記憶装置の制御方法を提供する。
【発明の効果】
【０００９】
本発明の半導体記憶装置及びその制御方法によれば、外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーション処理の時間を短縮することができる。
【図面の簡単な説明】
【００１０】
従来の半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。
本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。
第１メモリダイに対してプルアップキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示す図である。
第１メモリダイに対してプルダウンキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示す図である。
一実施形態に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。
変形例に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。
変形例に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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