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公開番号2025146157
公報種別公開特許公報(A)
公開日2025-10-03
出願番号2024046788
出願日2024-03-22
発明の名称コンデンサ及びコンデンサの製造方法
出願人株式会社東芝
代理人弁理士法人鈴榮特許綜合事務所
主分類H10D 1/68 20250101AFI20250926BHJP()
要約【課題】基板へのダメージを低減することが可能なコンデンサ及びその製造方法を提供する。
【解決手段】実施形態のコンデンサの製造方法によれば、1以上の凹部5を有する主面2aを備えた半導体基板2と、半導体基板2の主面2aと1以上の凹部5内に設けられた導電層と、誘電体層3とを備えた処理基板1において、半導体基板2の主面2a上に位置する誘電体層3と導電層を開口して開口部6を設けること、開口部6内に位置する主面2a上に第1導電材料部8を設けること、導電層にドライエッチングを用いて、導電層から延出されて開口部6に繋がる接続部10を含むパターン形状を加工すること、第1コンタクト電極11と第2コンタクト電極12とを電気的に接続する第2導電材料部13を設けること、第1導電材料部8をドライエッチングにより除去すること、第2導電材料部13をウェットエッチングにより除去することを含む。
【選択図】図17

特許請求の範囲【請求項１】
１以上の凹部を有する主面を備えた半導体基板と、前記半導体基板の前記主面と前記１以上の凹部内に設けられた導電層と、前記導電層と前記半導体基板との間に配置された誘電体層とを備えた処理基板において、前記半導体基板の前記主面上に位置する前記誘電体層と前記導電層を開口して開口部を設けること、
前記開口部内に位置する前記主面上に第１導電材料部を設けること、
前記導電層にドライエッチングを用いて、前記導電層から延出されて前記開口部に繋がる接続部を含むパターン形状を加工すること、
前記導電層と電気的に接続される第１コンタクト電極と、前記半導体基板と電気的に接続される第２コンタクト電極と、前記第１コンタクト電極と前記第２コンタクト電極とを電気的に接続する第２導電材料部を設けること、
前記第１導電材料部をドライエッチングにより除去することにより前記接続部と前記半導体基板との電気的接続を切断すること、
前記第２導電材料部をウェットエッチングにより除去することにより前記第１コンタクト電極と前記第２コンタクト電極との電気的接続を切断すること
を含む、コンデンサの製造方法。
続きを表示（約 780 文字）【請求項２】
前記半導体基板は、Ｓｉを含む基板であり、前記導電層と前記第１導電材料部は、それぞれ、ポリＳｉを含む、請求項１に記載のコンデンサの製造方法。
【請求項３】
前記第１コンタクト電極、前記第２コンタクト電極及び前記第２導電材料部は、それぞれ、Ａｌを含む、請求項１に記載のコンデンサの製造方法。
【請求項４】
前記ドライエッチングは、前記処理基板が静電チャックに保持された状態でなされる、請求項１に記載のコンデンサの製造方法。
【請求項５】
前記第１導電材料部をドライエッチングにより除去した後に、前記第１コンタクト電極と電気的に接続される第１パッド電極と、前記第２コンタクト電極と電気的に接続される第２パッド電極と、前記開口部内に位置する前記半導体基板の前記主面と前記接続部とを電気的に接続するための第３導電材料部とを設けることをさらに含む、請求項１に記載のコンデンサの製造方法。
【請求項６】
１以上の凹部を有する主面を備えた半導体基板と、
前記半導体基板の前記１以上の凹部内と前記主面に設けられた導電層と、
前記導電層と前記半導体基板との間に配置された誘電体層と、
前記半導体基板の前記主面に位置する前記導電層が延出されてなる接続部と、
前記接続部に繋がっており、前記半導体基板の前記主面を底壁とする開口部と、
前記導電層と電気的に接続された第１コンタクト電極と、
前記半導体基板と電気的に接続された第２コンタクト電極と、
前記第１コンタクト電極と前記第２コンタクト電極との間に位置し、前記半導体基板の前記主面を底壁とする孔と、
前記開口部内及び前記孔内に設けられた絶縁層と
を備える、コンデンサ。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、コンデンサ及びコンデンサの製造方法に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
Ｓｉコンデンサの作製過程では、Ｓｉ基板にトレンチを形成した後、誘電膜とポリＳｉ膜を成膜し、その後、ポリＳｉ膜のパターニングが行われる。ポリＳｉ膜のパターニングは、例えば、ケミカルドライエッチング（Ｃｈｅｍｉｃａｌｄｒｙｅｔｃｈｉｎｇ；ＣＤＥ）などで行われる。ＣＤＥは、処理対象基板のＳｉ基板を静電チャックでクランプした状態で行われる。ポリＳｉ膜をパターニングすると、ポリＳｉ膜とＳｉ基板との接触が失われる。その結果、ポリＳｉ膜に電荷が残留するため、デチャックを行ってもＳｉ基板がステージから離れず、ステージからＳｉ基板を導電性リフトピンで突き上げる際にＳｉ基板にクラックなどのダメージが発生する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－２５８４５２号公報
特開２００４－２９６４６２号公報
特開２０２３－１０２９１８号公報
特開２００４－２００６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、基板へのダメージを低減することが可能なコンデンサ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態のコンデンサの製造方法によれば、１以上の凹部を有する主面を備えた半導体基板と、半導体基板の主面と１以上の凹部内に設けられた導電層と、導電層と半導体基板との間に配置された誘電体層とを備えた処理基板において、半導体基板の主面上に位置する誘電体層と導電層を開口して開口部を設けること、
開口部内に位置する主面上に第１導電材料部を設けること、
導電層にドライエッチングを用いて、導電層から延出されて開口部に繋がる接続部を含むパターン形状を加工すること、
導電層と電気的に接続される第１コンタクト電極と、半導体基板と電気的に接続される第２コンタクト電極と、第１コンタクト電極と第２コンタクト電極とを電気的に接続する第２導電材料部を設けること、
第１導電材料部をドライエッチングにより除去することにより接続部と半導体基板との電気的接続を切断すること、
第２導電材料部をウェットエッチングにより除去することにより第１コンタクト電極と第２コンタクト電極との電気的接続を切断すること
を含む。
【０００６】
また、実施形態のコンデンサによれば、１以上の凹部を有する主面を備えた半導体基板と、
半導体基板の１以上の凹部内と主面に設けられた導電層と、
導電層と半導体基板との間に配置された誘電体層と、
半導体基板の主面に位置する導電層が延出されてなる接続部と、
接続部に繋がっており、半導体基板の主面を底壁とする開口部と、
導電層と電気的に接続された第１コンタクト電極と、
半導体基板と電気的に接続された第２コンタクト電極と、
第１コンタクト電極と第２コンタクト電極との間に位置し、半導体基板の主面を底壁とする孔と、
開口部内及び孔内に設けられた絶縁層と
を備える。
【図面の簡単な説明】
【０００７】
実施形態の方法の第１工程が施される処理基板の上面図。
図１に示す処理基板をII－II線に沿って切断した断面図。
第１ヒューズ部（ポリＳｉヒューズ部）となる箇所の接続状態を示す概略回路図。
実施形態の方法の第２工程が施される処理基板の上面図。
図４に示す処理基板をV－V線に沿って切断した断面図。
実施形態の方法の第３工程が施される処理基板の上面図。
図６に示す処理基板をVII－VII線に沿って切断した断面図。
第１ヒューズ部（ポリＳｉヒューズ部）の接続状態を示す概略回路図。
実施形態の方法の第４工程が施される処理基板の上面図。
図９に示す処理基板をX－X線に沿って切断した断面図。
実施形態の方法の第５工程が施される処理基板の上面図。
図１１に示す処理基板をXII－XII線に沿って切断した断面図。
実施形態の方法の第６工程が施される処理基板の上面図。
図１３に示す処理基板をXIV－XIV線に沿って切断した断面図。
第１ヒューズ部（ポリＳｉヒューズ部）と第２ヒューズ部（Ａｌヒューズ部）の接続状態を示す概略回路図。
実施形態の方法の第７工程が施される処理基板の上面図。
図１６に示す処理基板をXVII－XVII線に沿って切断した断面図。
実施形態の方法の第８工程が施される処理基板の上面図。
図１８に示す処理基板をXIX－XIX線に沿って切断した断面図。
第１ヒューズ部（ポリＳｉヒューズ部）と第２ヒューズ部（Ａｌヒューズ部）の接続状態を示す概略回路図。
実施形態の方法の第９工程が施される処理基板の上面図。
図２１に示す処理基板をXXII－XXII線に沿って切断した断面図。
第２ヒューズ部（Ａｌヒューズ部）と第３ヒューズ部（Ａｌヒューズ部）の接続状態を示す概略的な回路図。
実施形態の方法の第１０工程が施される処理基板の上面図。
図２４に示す処理基板をXXIIII－XXIIII線に沿って切断した断面図。
第２ヒューズ部（Ａｌヒューズ部）と第３ヒューズ部（Ａｌヒューズ部）の接続状態を示す概略的な回路図。
実施形態の方法の第１１工程が施される処理基板をｘ軸方向に沿って切断した断面図。
実施形態の方法で製造されたコンデンサを示す上面図。
図２８に示すコンデンサをXXVIIII－XXVIIII線に沿って切断した断面図。
ドライエッチングが施される処理基板を静電チャックのステージに取り付ける工程を示す模式図。
静電チャックのステージに取り付けられた処理基板の状態を示す模式図。
静電チャックのステージに処理基板がクランプされた状態を示す模式図。
静電チャックのステージに取り付けられた処理基板のドライエッチング後の状態を示す模式図。
図３３に示す処理基板を静電チャックのステージからデチャックする際の処理基板の状態を示す模式図。
静電チャックのステージからデチャックする際に処理基板にダメージが発生した状態を示す模式図。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照しながら詳細に説明する。なお、同様又は類似した機能を発揮する構成要素には全ての図面を通じて同一の参照番号を付し、重複する説明は省略する。
【０００９】
ドライエッチングは、反応室内にて処理基板が静電チャック(ＥｌｅｃｔｒｉｃＳｔａｔｉｃＣｈｕｃｋ; ＥＳＣ）のステージにクランプされた状態でなされる。ドライエッチング処理で用いられる静電チャックについて、図３０～図３５を参照して説明する。
【００１０】
図３０は、ドライエッチングが施される処理基板を静電チャックのステージに取り付ける工程を示す模式図である。まず、ドライエッチングが施される前の処理基板１００を、静電チャックのステージ２００に導電性リフトピン２０１で押し当てる。
（【００１１】以降は省略されています）

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