特許ウォッチ

公開番号2025099982
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023217039
出願日2023-12-22
発明の名称クロック発生回路、処理方法、およびプログラム
出願人NECプラットフォームズ株式会社
代理人個人,個人
主分類H04L 7/033 20060101AFI20250626BHJP(電気通信技術)
要約【課題】適切な位相に調整されたクロックを生成することのできるクロック発生回路を提供する。
【解決手段】クロック発生回路は、クロックに応じて動作する装置の初期化時に、通常周波数でjステップ分の第1位相差と、前記通常周波数のk分の1の周波数で(j/k)ステップ分の第2位相差とを検出する検出手段と、前記第1位相差と前記第2位相差のそれぞれをアナログの電圧値に変換する変換手段と、前記変換手段による変換後の2つの電圧値を比較する比較手段と、前記比較手段による比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信する送信手段と、を備える。
【選択図】図15
特許請求の範囲【請求項１】
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する検出手段と、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する変換手段と、
前記変換手段による変換後の２つの電圧値を比較する比較手段と、
前記比較手段による比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信する送信手段と、
を備えるクロック発生回路。
続きを表示（約 730 文字）【請求項２】
前記ｊは、２であり、
前記ｋは、２である、
請求項１に記載のクロック発生回路。
【請求項３】
前記クロックの速度が低速に切り替えられた場合に、
前記検出手段は、前記第１位相差と、前記第２位相差とを検出し、
前記送信手段は、前記出力特性制御信号を前記補正回路に送信する、
請求項１または請求項２に記載のクロック発生回路。
【請求項４】
前記クロックの速度が低速に切り替えられた場合とは、前記クロックの速度が２分の１の速度に切り替えられた場合のことである、
請求項３に記載のクロック発生回路。
【請求項５】
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換することと、
変換後の２つの電圧値を比較することと、
比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信することと、
を含む処理方法。
【請求項６】
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換し、変換後の２つの電圧値を比較して誤差が最小となる値で出力特性制御信号を補正回路に送信することと、
をコンピュータに実行させるプログラム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、クロック発生回路、処理方法、およびプログラムに関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
デジタルのデータを処理する装置では、クロックを基準とするタイミングでデータ処理が行われることがある。特許文献１には、関連する技術として、クロックの位相を調整する回路に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－１１６６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に記載の技術に関連する回路では、適切な位相に調整されたクロックを生成することのできる技術が求められている。
【０００５】
本開示の各態様は、上記の課題を解決することのできるクロック発生回路、処理方法、およびプログラムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本開示の一態様によれば、クロック発生回路は、クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する検出手段と、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する変換手段と、前記変換手段による変換後の２つの電圧値を比較する比較手段と、前記比較手段による比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信する送信手段と、を備える。
【０００７】
本開示の別の態様によれば、処理方法は、クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換することと、変換後の２つの電圧値を比較することと、比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信することと、を含む。
【０００８】
本開示の別の態様によれば、プログラムは、クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換し、変換後の２つの電圧値を比較して誤差が最小となる値で出力特性制御信号を補正回路に送信することと、をコンピュータに実行させる。
【発明の効果】
【０００９】
本開示の各態様によれば、適切な位相に調整されたクロックを生成することができる。
【図面の簡単な説明】
【００１０】
本開示のいくつかの実施形態にかかる受信回路の構成の一例を示す図である。
本開示のいくつかの実施形態におけるクロックＩＮ０００、ＩＮ０９０、ＩＮ１８０、およびＩＮ２７０の一例を示す図である。
本開示のいくつかの実施形態における位相切替時の各調整コードの一例を示す図である。
本開示のいくつかの実施形態にかかる多相クロック発生回路の構成の一例を示す図である。
本開示のいくつかの実施形態にかかる４相／８相変換部が出力するクロックの位相関係のイメージの一例を示す図である。
本開示のいくつかの実施形態にかかるＰＩ回路の構成の一例を示す図である。
本開示のいくつかの実施形態にかかる８相出力切替部が出力するクロックの一例を示す図である。
本開示のいくつかの実施形態にかかる受信回路の処理フローの第１の例を示す図である。
本開示のいくつかの実施形態にかかる受信回路の処理フローの第２の例を示す図である。
本開示のいくつかの実施形態にかかる８相出力切替部により生成されたクロックの一例を示す図である。
本開示のいくつかの実施形態にかかるＰＩ回路により補間して重ね書きした波形の一部を示す図である。
本開示のいくつかの実施形態におけるクロックの補正を説明するための第１の図である。
本開示のいくつかの実施形態におけるクロックの補正を説明するための第２の図である。
本開示のいくつかの実施形態にかかる４相／８相変換部の構成の一例を示す図である。
本開示のいくつかの実施形態にかかるクロック発生回路の構成の一例を示す図である。
本開示のいくつかの実施形態にかかるクロック発生回路の処理フローの一例を示す図である。
少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許