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公開番号2025091992
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2023207599
出願日2023-12-08
発明の名称半導体装置及びそれを備えた半導体システム
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H03K 19/00 20060101AFI20250612BHJP(基本電子回路)
要約【課題】低消費電力化を実現することが可能な半導体装置及びそれを備えた半導体システムを提供すること。
【解決手段】本開示にかかる半導体装置は、電源電圧が供給される第1電源電圧ラインと、第2電源電圧ラインと、第1電源電圧ラインと第2電源電圧ラインとの間に設けられた第1インピーダンス素子と、基準電圧が供給される第1基準電圧ラインと、第2基準電圧ラインと、第1基準電圧ラインと第2基準電圧ラインとの間に設けられた第2インピーダンス素子と、第2電源電圧ラインと第2基準電圧ラインとの間に設けられ、入力信号に対して所定の処理を行う電子回路と、第2電源電圧ラインと第2基準電圧ラインとの間に直列に設けられ、且つ、それぞれゲートがドレインに接続された、PチャネルMOSトランジスタである第1トランジスタ、及び、NチャネルMOSトランジスタである第2トランジスタと、を備える。
【選択図】図1
特許請求の範囲【請求項１】
電源電圧が供給される第１電源電圧ラインと、
第２電源電圧ラインと、
前記第１電源電圧ラインと前記第２電源電圧ラインとの間に設けられた第１インピーダンス素子と、
基準電圧が供給される第１基準電圧ラインと、
第２基準電圧ラインと、
前記第１基準電圧ラインと前記第２基準電圧ラインとの間に設けられた第２インピーダンス素子と、
前記第２電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、入力信号に対して所定の処理を行う電子回路と、
前記第２電源電圧ラインと前記第２基準電圧ラインとの間に直列に設けられ、且つ、それぞれゲートがドレインに接続された、ＰチャネルＭＯＳトランジスタである第１トランジスタ、及び、ＮチャネルＭＯＳトランジスタである第２トランジスタと、
を備えた、
半導体装置。
続きを表示（約 2,200 文字）【請求項２】
前記第１インピーダンス素子及び前記第２インピーダンス素子は、何れも抵抗素子である、
請求項１に記載の半導体装置。
【請求項３】
前記第１インピーダンス素子は、第１擬似インダクタンス回路によって構成され、
前記第１擬似インダクタンス回路は、
前記第１電源電圧ラインと前記第２電源電圧ラインとの間に設けられたＰチャネルＭＯＳトランジスタである第１上側トランジスタと、
前記第１上側トランジスタのゲートと、前記第１基準電圧ラインと、の間に設けられた、第１上側容量素子と、
前記第１電源電圧ラインと前記第１上側トランジスタのゲートとの間に設けられ、ゲートが前記第２電源電圧ラインに接続されたＮチャネルＭＯＳトランジスタである第２上側トランジスタと、
前記第２上側トランジスタのソースと、前記第１基準電圧ラインと、の間に設けられたＮチャネルＭＯＳトランジスタである第３上側トランジスタと、
前記第１電源電圧ラインと前記第３上側トランジスタのゲートとの間に設けられた第１上側抵抗素子と、
前記第３上側トランジスタのゲートと前記第１基準電圧ラインとの間に設けられ、ゲートが前記第３上側トランジスタのゲートに接続されたＮチャネルＭＯＳトランジスタである第４上側トランジスタと、
を有し、
前記第２インピーダンス素子は、第２擬似インダクタンス回路によって構成され、
前記第２擬似インダクタンス回路は、
前記第１基準電圧ラインと前記第２基準電圧ラインとの間に設けられたＮチャネルＭＯＳトランジスタである第１下側トランジスタと、
前記第１下側トランジスタのゲートと、前記第１電源電圧ラインと、の間に設けられた、第１下側容量素子と、
前記第１基準電圧ラインと前記第１下側トランジスタのゲートとの間に設けられ、ゲートが前記第２基準電圧ラインに接続されたＰチャネルＭＯＳトランジスタである第２下側トランジスタと、
前記第２下側トランジスタのソースと、前記第１電源電圧ラインと、の間に設けられたＰチャネルＭＯＳトランジスタである第３下側トランジスタと、
前記第１基準電圧ラインと前記第３下側トランジスタのゲートとの間に設けられた第１下側抵抗素子と、
前記第３下側トランジスタのゲートと前記第１電源電圧ラインとの間に設けられ、ゲートが前記第３下側トランジスタのゲートに接続されたＰチャネルＭＯＳトランジスタである第４下側トランジスタと、
を有する、
請求項１に記載の半導体装置。
【請求項４】
前記第１トランジスタでは、ソース及びバックゲートが前記第２電源電圧ラインに接続され、且つ、ゲート及びドレインが第２トランジスタのゲート及びドレインに接続され、
前記第２トランジスタでは、ソース及びバックゲートが前記第２基準電圧ラインに接続されている、
請求項１に記載の半導体装置。
【請求項５】
前記電子回路に設けられた各ＰチャネルＭＯＳトランジスタのバックゲートは、前記第２電源電圧ラインに接続され、
前記電子回路に設けられた各ＮチャネルＭＯＳトランジスタのバックゲートは、前記第２基準電圧ラインに接続されている、
請求項１に記載の半導体装置。
【請求項６】
前記電子回路に設けられた複数のＰチャネルＭＯＳトランジスタの一部のバックゲートは、前記第１電源電圧ラインに接続され、
前記電子回路に設けられた複数のＮチャネルＭＯＳトランジスタの一部のバックゲートは、前記第１基準電圧ラインに接続されている、
請求項１に記載の半導体装置。
【請求項７】
前記電子回路に設けられた複数のＰチャネルＭＯＳトランジスタの全てのバックゲートは、前記第１電源電圧ラインに接続され、
前記電子回路に設けられた複数のＮチャネルＭＯＳトランジスタの全てのバックゲートは、前記第１基準電圧ラインに接続されている、
請求項１に記載の半導体装置。
【請求項８】
請求項１に記載の半導体装置と、
前記第１及び前記第２トランジスタのそれぞれのゲートと、前記第１及び前記第２トランジスタのそれぞれのドレインと、の間に設けられた水晶発振子と、
前記水晶発振子の一端及び他端のそれぞれと、基準電圧端子と、の間に設けられた第１及び第２容量素子と、
を備えた半導体システムであって、
前記半導体装置は、
前記水晶発振子と並列に設けられた帰還抵抗と、
前記第１及び前記第２トランジスタのそれぞれのドレインの出力信号をドライブして出力するバッファと、
前記バッファの出力信号の反転信号を前記電子回路に供給されるクロック信号として出力するインバータと、
をさらに備えた、半導体システム。
【請求項９】
前記バッファは、シュミットバッファである、
請求項８に記載の半導体システム。
【請求項１０】
車両に搭載されたキーレスエントリーシステムに適用される、
請求項８に記載の半導体システム。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及びそれを備えた半導体システムに関し、例えば、低消費電力化を実現するのに適した半導体装置及びそれを備えた半導体システムに関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
半導体システムの低消費電力化が求められている。特に近年では、例えば、車両に搭載されたキーレスエントリーシステムや、車両に搭載された警報システムなどの、待機時の低消費電力化が求められている。即ち、近年では、半導体システム及びそれに搭載された半導体装置の待機時の低消費電力化が求められている。キーレスエントリーシステムに関する技術は、例えば、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００７－３３２７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のように、半導体装置及びそれを備えた半導体システムには、待機時の低消費電力化が求められている。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示にかかる半導体装置は、電源電圧が供給される第１電源電圧ラインと、第２電源電圧ラインと、前記第１電源電圧ラインと前記第２電源電圧ラインとの間に設けられた第１インピーダンス素子と、基準電圧が供給される第１基準電圧ラインと、第２基準電圧ラインと、前記第１基準電圧ラインと前記第２基準電圧ラインとの間に設けられた第２インピーダンス素子と、前記第２電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、入力信号に対して所定の処理を行う電子回路と、前記第２電源電圧ラインと前記第２基準電圧ラインとの間に直列に設けられ、且つ、それぞれゲートがドレインに接続された、ＰチャネルＭＯＳトランジスタである第１トランジスタ、及び、ＮチャネルＭＯＳトランジスタである第２トランジスタと、を備える。
【発明の効果】
【０００６】
本開示は、低消費電力化を実現することが可能な半導体装置及びそれを備えた半導体システムを提供することができる。
【図面の簡単な説明】
【０００７】
図１は、実施の形態１にかかる半導体装置の構成例を示す図である。
図２は、図１に示す半導体装置の動作を示す波形図である。
図３は、実施の形態２にかかる半導体装置の構成例を示す図である。
図４は、実施の形態３にかかる半導体システムの構成例を示す図である。
図５は、比較例の半導体システムにおけるＥＹＥ開口のシミュレーション結果を示す図である。
図６は、図４に示す半導体システムにおけるＥＹＥ開口のシミュレーション結果を示す図である。
図７は、実施の形態４にかかる半導体システムの構成例を示す図である。
図８は、図７に示す半導体システムに設けられた第１の擬似インピーダンス回路の具体的な構成例を示す図である。
図９は、図７に示す半導体システムに設けられた第２の擬似インピーダンス回路の具体的な構成例を示す図である。
図１０は、図７に示す半導体システムにおけるＥＹＥ開口のシミュレーション結果を示す図である。
図１１は、電源電圧ＶＤＤにノイズが印加された場合における、図７に示す半導体システムのＡＣ解析結果を示す図である。
図１２は、図７に示す半導体システムの変形例を示す図である。
図１３は、事前検討された半導体装置の構成例を示す図である。
図１４は、図１３に示す半導体装置の動作を示す波形図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【０００９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１０】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
（【００１１】以降は省略されています）

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