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公開番号2025089992
公報種別公開特許公報(A)
公開日2025-06-16
出願番号2024100274
出願日2024-06-21
発明の名称スタック構造体及びその製造方法、これを適用したキャパシタ、これを適用したトランジスタ、これを適用した色素増感太陽電池、及びこれを適用した窓ガラスコート用建築フィルム
出願人リサーチアンドビジネスファウンデーションソンギュングァンユニバーシティ
代理人個人,個人,個人,個人,個人,個人,個人,個人,個人,個人
主分類H10D 62/80 20250101AFI20250609BHJP()
要約【課題】チャンネル層と誘電体層の間の界面特性を向上させるスタック構造体の製造方法、スタック構造体及びトランジスタを提供する。
【解決手段】スタック構造体の製造方法は、基板を用意するステップと、前記基板上に2次元半導体物質を形成するステップと、前記2次元半導体物質を酸素プラズマで酸化させて、Bi₂SeO₅、ハフニウム酸化物(HfO_x、x>0)及びジルコニウム酸化物(ZrO_x、x>0)のうちいずれか1つを含む高誘電(high-k)物質を含む誘電体層を形成するステップと、を含む。該スタック構造体は、MOSキャパシタ、電界効果トランジスタ(FET)、衝撃イオン化超傾斜スイッチング素子、色素増感太陽電池及び建築用フィルム(特に、窓コーティングに用いられるフィルム)などに容易に適用することができる。
【選択図】図1
特許請求の範囲【請求項１】
基板を用意するステップと、
前記基板上にＢｉ
２
Ｏ
２
Ｓｅを含む２次元(2D)半導体物質層を形成するステップと、
前記２次元半導体物質層を酸化させて、Ｂｉ
２
ＳｅＯ
５
を含む高誘電(high－k)物質層を形成するステップとを含むことを特徴とするスタック構造体の製造方法。
続きを表示（約 1,000 文字）【請求項２】
前記２次元半導体物質層の酸化方法により、前記高誘電物質層が含むＢｉ
２
ＳｅＯ
５
の結晶構造が制御されることを特徴とする請求項１に記載のスタック構造体の製造方法。
【請求項３】
前記２次元半導体物質層が酸素プラズマにより酸化されることにより、非晶質Ｂｉ
２
ＳｅＯ
５
を含む前記高誘電物質層が形成されることを特徴とする請求項２に記載のスタック構造体の製造方法。
【請求項４】
前記２次元半導体物質層が自然酸化されることにより、結晶質Ｂｉ
２
ＳｅＯ
５
を含む前記高誘電物質層が形成されることを特徴とする請求項２に記載のスタック構造体の製造方法。
【請求項５】
前記２次元半導体物質層が紫外線(UV)を用いた酸化方法により酸化されることにより、単結晶β－Ｂｉ
２
ＳｅＯ
５
を含む前記高誘電物質層が形成されることを特徴とする請求項２に記載のスタック構造体の製造方法。
【請求項６】
基板を用意するステップと、
前記基板上に、２次元(2D)半導体物質を含むチャンネル層を形成するステップと、
前記チャンネル層を酸化させて、高誘電(high－k)物質を含む誘電体層を形成するステップとを含むことを特徴とするスタック構造体の製造方法。
【請求項７】
前記チャンネル層が酸化されることにより、前記チャンネル層の一領域は、前記高誘電物質を含む前記誘電体層に変換され、
前記チャンネル層の他領域は、前記２次元半導体物質を含む前記チャンネル層として残存されることを特徴とする請求項６に記載のスタック構造体の製造方法。
【請求項８】
前記高誘電物質は、前記２次元半導体物質が酸化されることを特徴とする請求項６に記載のスタック構造体の製造方法。
【請求項９】
前記誘電体層は、前記チャンネル層が酸素プラズマにより酸化されて形成されることを特徴とする請求項６に記載のスタック構造体の製造方法。
【請求項１０】
前記チャンネル層が前記酸素プラズマに露出する時間によって、前記誘電体層の厚みが制御されることを特徴とする請求項９に記載のスタック構造体の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、スタック構造体及びその製造方法に関し、より具体的には、複数の薄膜が積層された構造を有するスタック構造体及びその製造方法に関する。
続きを表示（約 1,900 文字）【０００２】
本発明によるスタック構造体及びその製造方法は、ＭＯＳキャパシタ、超低電力スイッチング素子、色素増感太陽電池、及び窓ガラスコート用建築フィルムに適用される。
【背景技術】
【０００３】
電界効果トランジスタ(FET)が開発された以後、半導体・誘電体ゲートスタック構造は、効率的な情報処理及びコンピューティングアプリケーションのために、導電性チャンネルの表面に沿って、全体の電流フローを制御する基本ビルディングブロックの役割を果たした。しかし、シリコン(Si)に基づく半導体素子の幾何学的スケーリングが続くにつれ、ゲートスタックの制御可能性が失われ、電気的性能が全般的に低下する問題点が発生した。
【０００４】
２次元(2D)ファンデルワールス(van der Waals、vdW)半導体物質は、固有の低い誘電率、薄肉、及び高い電荷移動度を有することで、シリコン(Si)に基づく半導体素子が有する特有の問題点を効率よく抑制することができ、シリコン(Si)を代替する有望な物質候補として注目されている。特に、２次元ファンデルワールス半導体物質に対して、高誘電(high-k)誘電体を集積する技術は、薄い等価酸化物の厚さとし、効率的な容量結合(capacitive coupling)を通じて、ゲートスタックの制御性を向上することができるので、２次元ファンデルワールス半導体物質に基づく高品位高誘電(high-k)ゲートスタックの開発は、４次産業革命の超連結社会のための核心挑戦課題の１つである。これにより、数年間、２次元半導体物質に基づく高誘電(high-k)ゲートスタックに対する様々な研究がなされている。
【０００５】
２次元半導体/誘電体構造を有するゲートスタックを形成するに最も一般に使われるアプローチは、２次元半導体層上に誘電体を直接蒸着する原子層堆積(Atomic Layer Deposition、ALD)方法である。しかし、既存のシリコン(Si)に基づく技術とは異なり、原子層堆積方法(ALD)は、２次元半導体で不均一な核及びアイランド(island)形成を招くことで、EOT(equivalent oxide thickness)が低い場合、電流漏洩が容易に発生する問題点がある(Kim, H. G. & Lee, H. B. R.,“Atomic layer deposition on 2D materials”,2017年04月25日, Chem. Mater. 29, 3809－3826)。
【０００６】
このような原子層堆積方法の問題点を克服するために、ペリレンテトラカルボン酸二無水物(perylene tetracarboxylic dianhydride)のようなバッファ層の導入が提案されたが(Zhang, X. et al.,“Van der Waals‐Interface‐Dominated All‐2D Electronics”,2022年11月10日, Adv. Mater. 2207966)、バッファ層により効果的なＥＯＴスケーリングが達成されないという問題点がある。
【０００７】
そこで、更に高い電気的特性及び信頼性を有し、低電力で駆動可能な電子素子を製造するためには、前述した方法とは異なる方法のアプローチが必要である。
【先行技術文献】
【非特許文献】
【０００８】
Kim, H. G. & Lee, H. B. R.,“Atomic layer deposition on 2D materials”, 2017年04月25日, Chem. Mater., 29, 3809－3826
Zhang, X. et al.,“Van der Waals‐Interface‐Dominated All‐2D Electronics”,2022年11月10日, Adv. Mater., 2207966
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、２次元半導体物質を含むチャンネル層、及び強誘電(high-k)物質を含む誘電体層が積層されたスタック構造体及びその製造方法を提供することにある。
【００１０】
本発明の他の目的は、チャンネル層と誘電体層の間の界面特性が向上したスタック構造体及びその製造方法を提供することにある。
（【００１１】以降は省略されています）

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