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公開番号2025062670
公報種別公開特許公報(A)
公開日2025-04-15
出願番号2023171841
出願日2023-10-03
発明の名称データ配置支援装置、および、データ配置支援方法
出願人三菱電機株式会社
代理人個人,個人
主分類G06F 8/77 20180101AFI20250408BHJP(計算;計数)
要約【課題】データの局所性およびキャッシュ利用効率を高めることで、ソフトウェアの性能低下を抑制する。
【解決手段】データ配置支援装置は、変数読み書きと変数定義情報とを出力するソースコード解析部と、分岐情報に基づいて実行可能経路を生成し、変数読み書きに基づいてアクセス系列を出力するアクセス系列生成部と、変数識別子の出現確率を推論する学習済モデルを生成するアクセス系列学習部と、学習済みモデルを記憶する学習済モデル記憶部6と、学習済モデルに基づいて、隣接系列を推論する変数順序推論部と、変数定義情報に基づいて、隣接系列における変数識別子の順序を変数で表示する変数順序表示部と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
ソースコードから、関数における複数の変数へのアクセスを一意な変数識別子で表す変数読み書きと前記関数の分岐に関する情報である分岐情報と前記変数の定義に関する情報である変数定義情報とを出力するためのソースコード解析部と、
前記分岐情報に基づいて前記関数の少なくとも１つの実行可能な処理順序である実行可能経路を生成し、前記実行可能経路で参照される前記変数の順序を前記変数読み書きに基づいてアクセス系列として出力するためのアクセス系列生成部と、
前記アクセス系列における順序で参照される前記変数に対応する前記変数識別子の出現確率を推論するための学習済モデルを生成するためのアクセス系列学習部と、
前記学習済モデルに基づいて、最も連接する可能性が高い順序で並ぶ前記変数識別子を含む隣接系列を推論するための変数順序推論部と、
前記変数定義情報に基づいて、前記隣接系列における前記変数識別子の順序を、対応する前記変数で表示するための変数順序表示部とを備える、
データ配置支援装置。
続きを表示（約 1,000 文字）【請求項２】
請求項１に記載のデータ配置支援装置であり、
前記分岐情報における、前記関数の分岐の最大実行回数を指定するための終了条件入力部をさらに備え、
前記アクセス系列生成部が、前記分岐情報に基づいて、前記最大実行回数内で実行可能な前記実行可能経路を生成する、
データ配置支援装置。
【請求項３】
請求項１または２に記載のデータ配置支援装置であり、
前記分岐情報における、前記関数の特定の処理を削除するための禁止条件入力部をさらに備え、
前記アクセス系列生成部が、前記分岐情報に基づいて、前記禁止条件入力部で削除された前記処理を除く前記実行可能経路を生成する、
データ配置支援装置。
【請求項４】
請求項１または２に記載のデータ配置支援装置であり、
複数のスレッドを指定するためのスレッド起点情報入力部と、
指定された複数のスレッド間で共有される前記変数である共有変数に対応する前記変数識別子を抽出するための共有変数抽出部と、
前記隣接系列における、前記共有変数に対応する前記変数識別子と、前記共有変数に対応しない前記変数識別子とを分類して、さらに、それぞれの分類の中で、前記隣接系列における前記変数識別子の順序に並べ替えるための変数順序分類部とをさらに備え、
前記変数順序表示部が、前記変数順序分類部で並べ替えられた前記隣接系列における前記変数識別子の順序を、対応する前記変数で表示する、
データ配置支援装置。
【請求項５】
ソースコードから、関数における複数の変数へのアクセスを一意な変数識別子で表す変数読み書きと前記関数の分岐に関する情報である分岐情報と前記変数の定義に関する情報である変数定義情報とを出力し、
前記変数読み書きと前記分岐情報とに基づいて、前記関数の少なくとも１つの実行可能な処理順序である実行可能経路を生成し、前記実行可能経路で参照される前記変数の順序をアクセス系列として出力し、
前記アクセス系列における順序で参照される前記変数に対応する前記変数識別子の出現確率を推論するための学習済モデルを生成し、
前記学習済モデルに基づいて、最も連接する可能性が高い順序で並ぶ前記変数識別子を含む隣接系列を推論し、
前記変数定義情報に基づいて、前記隣接系列における前記変数識別子の順序を、対応する前記変数で表示する、
データ配置支援方法。

発明の詳細な説明【技術分野】
【０００１】
本願明細書に開示される技術は、ソフトウェアにおけるデータ配置技術に関するものである。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
ソフトウェア処理性能を向上させるため、複数のプロセッサコア（以降、コアとも称する）を有するプロセッサ（以下、マルチコアプロセッサとも称する）が存在する。
【０００３】
ここで、プロセッサから主記憶（メインメモリ）へのアクセスは、プロセッサの演算速度に比べて低速である。よって、プロセッサと主記憶との間のアクセス時間を削減するために、主記憶に比べると容量は小さいが高速で動作可能な記憶素子であるキャッシュを、プロセッサ毎またはプロセッサ内のコアごとに備える。
【０００４】
キャッシュは、キャッシュラインと呼ばれる固定長の単位でデータを保持する。マルチコアプロセッサにおけるキャッシュは、それぞれのコア間におけるデータ一貫性を維持するためのコア間同期処理でキャッシュの利用効率が低下する。そのため、キャッシュの利用効率を高めるキャッシュメモリ装置が存在する（たとえば、特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００５】
特開２００１－３４５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このようなキャッシュメモリ装置にあっては、ソフトウェアに依存せずにキャッシュ利用効率を高めることでソフトウェアの性能低下を抑止するという特徴がある。
【０００７】
しかしながら、ソフトウェアが利用するデータが散逸され局所性が低いことによって、単一のキャッシュラインに格納可能な量のデータが複数のキャッシュラインに分散して格納されることで、容量性のキャッシュミスを誘発し、ソフトウェア処理の性能が低下する場合がある。
【０００８】
また、コア間（スレッド間）で共有されるデータと共有されないデータとが同一のキャッシュラインに割り当てられることでキャッシュの偽共有を招き、ソフトウェア処理の性能が低下する場合がある。
【０００９】
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、データの局所性およびキャッシュ利用効率を高めることで、ソフトウェアの性能低下を抑制するための技術である。
【課題を解決するための手段】
【００１０】
本願明細書に開示される技術の第１の態様であるデータ配置支援装置は、ソースコードから、関数における複数の変数へのアクセスを一意な変数識別子で表す変数読み書きと前記関数の分岐に関する情報である分岐情報と前記変数の定義に関する情報である変数定義情報とを出力するためのソースコード解析部と、前記分岐情報に基づいて前記関数の少なくとも１つの実行可能な処理順序である実行可能経路を生成し、前記実行可能経路で参照される前記変数の順序を前記変数読み書きに基づいてアクセス系列として出力するためのアクセス系列生成部と、前記アクセス系列における順序で参照される前記変数に対応する前記変数識別子の出現確率を推論するための学習済モデルを生成するためのアクセス系列学習部と、前記学習済モデルに基づいて、最も連接する可能性が高い順序で並ぶ前記変数識別子を含む隣接系列を推論するための変数順序推論部と、前記変数定義情報に基づいて、前記隣接系列における前記変数識別子の順序を、対応する前記変数で表示するための変数順序表示部とを備える。
【発明の効果】
（【００１１】以降は省略されています）

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