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公開番号2025056464
公報種別公開特許公報(A)
公開日2025-04-08
出願番号2023165952
出願日2023-09-27
発明の名称位相同期ループ回路及びフェーズドアレイアンテナ
出願人日本無線株式会社
代理人個人,個人,個人,個人
主分類H03L 7/00 20060101AFI20250401BHJP(基本電子回路)
要約【課題】本開示は、出力分周器及び出力分周器リセット部について、トリガ信号同期部からの経路長が長いため、トリガ信号の遅延量のばらつきが位相同期ループの製造・電源・温度ばらつきに応じて大きいときであっても、リセットタイミングを確実に制御するとともに、初期位相を確実に確定することを目的とする。
【解決手段】本開示は、トリガ信号f_SYNCのエッジタイミングが、基準信号f_OSCのエッジタイミングと比べて、早めにばらつく場合及び遅めにばらつく場合のうちのいずれの場合にもよらず、出力分周器7のリセットタイミングを同時のタイミングとなるように制御するとともに、出力分周器7の初期位相を同一の位相となるように確定することとした。
【選択図】図8

特許請求の範囲【請求項１】
位相比較器、発振器及び帰還分周器を備える位相同期ループと、
前記位相同期ループの外部への出力信号に対する出力分周器と、
前記位相同期ループの位相同期確立後において、前記出力分周器の初期位相確定のためのトリガ信号を、前記位相同期ループの基準信号と同期させるトリガ信号同期部と、
前記トリガ信号のエッジタイミングが、前記基準信号のエッジタイミングと比べて、早めにばらつく場合及び遅めにばらつく場合のうちのいずれの場合にもよらず、前記出力分周器のリセットタイミングを同時のタイミングとなるように制御し、前記出力分周器の初期位相を同一の位相となるように確定する出力分周器リセット部と、
を備えることを特徴とする位相同期ループ回路。
続きを表示（約 940 文字）【請求項２】
前記出力分周器リセット部は、前記トリガ信号のエッジタイミングの直後の前記出力信号のエッジタイミング（立下り又は立上りのタイミング）が、前記トリガ信号のエッジタイミングと比べて、所定期間閾値未満のみ遅れている場合には、前記トリガ信号のエッジタイミングの直後の前記出力信号のエッジタイミングではなく、その次の前記出力信号のエッジタイミングにおいて、前記出力分周器のリセットタイミングを制御する
ことを特徴とする、請求項１に記載の位相同期ループ回路。
【請求項３】
前記出力分周器リセット部は、前記トリガ信号のエッジタイミングの直後の前記出力信号のエッジタイミング（立下り又は立上りのタイミング）が、前記トリガ信号のエッジタイミングと比べて、前記所定期間閾値以上も遅れている場合には、前記トリガ信号のエッジタイミングの直後の前記出力信号のエッジタイミングにおいて、その次の前記出力信号のエッジタイミングを待たずに、前記出力分周器のリセットタイミングを制御する
ことを特徴とする、請求項２に記載の位相同期ループ回路。
【請求項４】
前記出力信号を取得し、リング状の回路を成し、複数の遅延器を備え、前記複数の遅延器の遅延量を制御し、前記出力信号を発振させるリング状発振器と、
前記帰還分周器の分数分周の出力コードの一巡周期にわたり、前記複数の遅延器の遅延信号と前記トリガ信号との間の相関を算出し、前記トリガ信号のエッジタイミングと前記基準信号のエッジタイミングとの間のばらつきを測定するばらつき測定部と、
前記トリガ信号のエッジタイミングと前記基準信号のエッジタイミングとの間のばらつきと比べて広くなるように、前記所定期間閾値を設定する所定期間閾値設定部と、
をさらに備えることを特徴とする、請求項２又は３に記載の位相同期ループ回路。
【請求項５】
請求項１に記載の位相同期ループ回路を複数備え、各々の前記位相同期ループ回路において、前記基準信号を同位相で入力し、前記トリガ信号を同位相で入力し、前記出力分周器から同位相で出力することを特徴とするフェーズドアレイアンテナ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、複数の位相同期ループ回路の出力信号を同位相に制御する技術に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
フェーズドアレイアンテナシステム等において、複数の位相同期ループ回路の出力信号を同位相に制御する技術が、特許文献１及び非特許文献１、２等に開示されている。従来技術として、非特許文献１、２について主に説明する。従来技術のフェーズドアレイアンテナシステムの構成を図１に示す。フェーズドアレイアンテナシステムＳは、位相同期ループ回路Ｐ１～ＰＮ及びフェーズドアレイアンテナＡ１～ＡＮを備える。
【０００３】
位相同期ループ回路Ｐ１～ＰＮは、入力分周器１、位相比較器２、発振器３、前置分周器４、帰還分周器５、ΔΣ変調器６、出力分周器７、トリガ信号同期部８及び出力分周器リセット部９を備える。位相同期ループ回路Ｐ１～ＰＮにおいて、入力分周器１は、基準信号ｆ
ОＳＣ
を等長配線により同位相で入力し、トリガ信号同期部８は、トリガ信号ｆ
ＳＹＮＣ
を等長配線により同位相で入力し、出力分周器７は、出力信号ｆ
ОＵＴ
を同位相で出力する。フェーズドアレイアンテナＡ１～ＡＮにおいて、出力信号ｆ
ОＵＴ
を同位相で入力する。
【０００４】
入力分周器１は、位相同期ループの内部への基準信号ｆ
ОＳＣ
に対する分周器である。位相比較器２、発振器３、前置分周器４及び帰還分周器５は、位相同期ループを構成する。発振器３は、発振信号ｆ
ＶＣＯ
を出力し、前置分周器４は、出力信号ｆ
ＤＩＶ
を出力し、帰還分周器５は、ΔΣ変調器６（位相同期ループの外部に配置される）とともに、分数分周を実現する。出力分周器７は、位相同期ループの外部への出力信号ｆ
ＤＩＶ
に対する分周器であり、高周波領域及び低周波領域をカバーし、分数分周のスプリアスを低減する。
【０００５】
ここで、前置分周器４及び帰還分周器５は、位相同期ループの内部に配置されるため、位相同期ループの位相同期確立後において、出力位相が確定されている。しかし、入力分周器１、ΔΣ変調器６及び出力分周器７は、位相同期ループの外部に配置されるため、位相同期ループの位相同期確立後においても、トランジスタ等の素子ばらつき及び素子での雑音により、出力位相を確定されておらず確率的に決められるにすぎない。
【０００６】
トリガ信号同期部８は、位相同期ループの位相同期確立後において、入力分周器１、ΔΣ変調器６及び出力分周器７の初期位相確定のためのトリガ信号ｆ
ＳＹＮＣ
を、位相同期ループの基準信号ｆ
ОＳＣ
と同期させる。そして、出力分周器リセット部９は、出力分周器７のリセットタイミングを制御し、出力分周器７の初期位相を確定する。
【先行技術文献】
【特許文献】
【０００７】
特開２０２２－０６１７８３号公報
【非特許文献】
【０００８】
“ＨＭＣ８３５データシート”、［оｎｌｉｎｅ］、ＡｎａｌｏｇＤｅｖｉｃｅｓ、［令和５年８月２日検索］、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ｊｐ／ｐｒｏｄｕｃｔｓ／ｈｍｃ８３５．ｈｔｍｌ＞
“複数ＰＬＬシンセサイザの位相同期のリファレンスデザイン”、［оｎｌｉｎｅ］、ＴＩＤｅｓｉｇｎｓ、［令和５年８月２日検索］、インターネット＜ＵＲＬ：ｈｔｔｐｓ：／／ｗｗｗ．ｔｉｊ．ｃｏ．ｊｐ／ｊｐ／ｌｉｔ／ｕｇ／ｊａｊｕ２９０／ｊａｊｕ２９０．ｐｄｆ？ｔｓ＝１６０４８８８１８２７８１＆ｒｅｆ＿ｕｒｌ＝ｈｔｔｐｓ％２５３Ａ％２５２Ｆ％２５２Ｆｗｗｗ．ｇｏｏｇｌｅ．ｃｏ．ｊｐ％２５２Ｆ＞
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ここで、入力分周器１及びΔΣ変調器６については、トリガ信号同期部８からの経路長が短いため、トリガ信号ｆ
ＳＹＮＣ
の遅延量のばらつきは、位相同期ループＰ１～ＰＮの製造・電源・温度ばらつきによらず小さい。そして、トリガ信号ｆ
ＳＹＮＣ
のエッジタイミングが、基準信号ｆ
ОＳＣ
のエッジタイミングと比べて、早めにばらつく場合及び遅めにばらつく場合のうちのいずれの場合であるかは、低周波領域では影響が小さい。よって、両者の場合のうちのいずれの場合にもよらず、リセットタイミングを同時のタイミングとなるように制御することができ、初期位相を同一の位相となるように確定することができる。
【００１０】
一方で、出力分周器７及び出力分周器リセット部９については、トリガ信号同期部８からの経路長が長いため、トリガ信号ｆ
ＳＹＮＣ
の遅延量のばらつきは、位相同期ループＰ１～ＰＮの製造・電源・温度ばらつきに応じて大きい。そして、トリガ信号ｆ
ＳＹＮＣ
のエッジタイミングが、基準信号ｆ
ОＳＣ
のエッジタイミングと比べて、早めにばらつく場合及び遅めにばらつく場合のうちのいずれの場合であるかは、高周波領域では影響が大きい。よって、両者の場合のうちのいずれの場合かに応じて、リセットタイミングを同時のタイミングとなるように制御することができないことがあり、初期位相を同一の位相となるように確定することができないことがある（図２から図５までの説明を参照）。
（【００１１】以降は省略されています）

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