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公開番号2025051052
公報種別公開特許公報(A)
公開日2025-04-04
出願番号2023159951
出願日2023-09-25
発明の名称半導体装置の製造方法及び半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/01 20250101AFI20250328BHJP()
要約【課題】空隙の寸法のばらつき及び形状のばらつきを抑制可能な半導体装置の製造方法を提供する。また、その製造方法により製造された半導体装置を提供する。
【解決手段】実施形態に係る半導体装置の製造方法では、第1導電形の第1半導体領域の上面に、開口を形成する。前記製造方法では、原子層堆積法により、前記開口の上部に第1絶縁層を形成して閉塞させることで、前記開口の下部に空隙を形成する。前記原子層堆積法では、前記開口の下部の内面に対するインヒビターの吸着又は前記下部の前記内面に存在する半導体材料のダングリングボンドの終端化処理と、前記開口の上部の内面へのプリカーサーの吸着と、を繰り返し実行する。
【選択図】図7
特許請求の範囲【請求項１】
第１導電形の第１半導体領域の上面に開口を形成し、
前記開口の下部の内面に対するインヒビターの吸着又は前記下部の前記内面に存在する半導体材料のダングリングボンドの終端化処理と、前記開口の上部の内面へのプリカーサーの吸着と、を繰り返し実行する原子層堆積法により、前記開口の前記上部に第１絶縁層を形成して閉塞させることで、前記開口の前記下部に空隙を形成する、半導体装置の製造方法。
続きを表示（約 410 文字）【請求項２】
前記空隙の形成後、前記開口の内側において、前記第１絶縁層の上にゲート電極を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口の形成後、前記開口の底部に位置する第１層と、前記第１層の上に位置する導電部と、が形成され、
前記第１絶縁層は、前記開口の前記上部の内面及び前記導電部の上面に沿って形成される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記空隙の形成後、前記第１絶縁層のうち前記上部の内面に沿って形成された部分を除去し、
熱酸化によって前記上部の前記内面に沿って第２絶縁層を形成し、
前記第２絶縁層の形成後に、前記ゲート電極が形成される、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極の形成後に、前記第１層を除去する、請求項４に記載の半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
空隙が設けられた半導体装置がある。この半導体装置について、空隙の寸法のばらつき及び形状のばらつきを抑制できる技術が求められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１６２９０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、空隙の寸法のばらつき及び形状のばらつきを抑制可能な半導体装置の製造方法を提供する。また、本発明の実施形態は、その製造方法により製造された半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法では、第１導電形の第１半導体領域の上面に、開口を形成する。前記製造方法では、原子層堆積法により、前記開口の上部に第１絶縁層を形成して閉塞させることで、前記開口の下部に空隙を形成する。前記原子層堆積法では、前記開口の下部の内面に対するインヒビターの吸着又は前記下部の前記内面に存在する半導体材料のダングリングボンドの終端化処理と、前記開口の上部の内面へのプリカーサーの吸着と、を繰り返し実行する。
【図面の簡単な説明】
【０００６】
図１は、実施形態に係る製造方法によって製造される半導体装置を示す平面図である。
図２は、実施形態に係る製造方法によって製造される半導体装置を示す平面図である。
図３は、実施形態に係る製造方法によって製造される半導体装置を示す平面図である。
図４（ａ）は、図２及び図３のＡ－Ａ’断面図である。図４（ｂ）は、図２及び図３のＢ－Ｂ’断面図である。
図５は、図２及び図３のＣ－Ｃ’断面図である。
図６（ａ）～図６（ｄ）は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
図７（ａ）～図７（ｄ）は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
図８（ａ）～図８（ｄ）は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
図９（ａ）～図９（ｄ）は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
図１０（ａ）及び図１０（ｂ）は、実施形態に係る半導体装置の製造方法を示す工程断面図である。
図１１（ａ）～図１１（ｆ）は、実施形態の変形例に係る製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ
＋
はｎ
－
よりもｎ形の不純物濃度が相対的に高いことを示す。ｐ
＋
はｐよりもｐ形の不純物濃度が相対的に高いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（半導体装置）
図１～図３は、実施形態に係る製造方法によって製造される半導体装置を示す平面図である。図４（ａ）は、図２及び図３のＡ－Ａ’断面図である。図４（ｂ）は、図２及び図３のＢ－Ｂ’断面図である。図５は、図２及び図３のＣ－Ｃ’断面図である。
【０００９】
図１～図５に示す半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ｎ
－
形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ
＋
形ソース領域３（第３半導体領域）、ｐ
＋
形コンタクト領域４、ｎ
＋
形ドレイン領域５、ＦＰ電極１０（導電部）、絶縁層１１、ゲート電極２０、ゲート絶縁層２１、絶縁層２５、ドレイン電極３１（第１電極）、ソース電極３２（第２電極）、ゲートパッド３３、及び配線部３３ａを含む。なお、図２では、ゲート電極２０を表すために、絶縁層２５、ソース電極３２、及び配線部３３ａのそれぞれの一部を透過させている。図３では、フィールドプレート電極（以下、ＦＰ電極という）１０を表すために、ゲート電極２０、絶縁層２５、ソース電極３２、及び配線部３３ａのそれぞれの一部を透過させている。
【００１０】
実施形態の説明では、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ
－
形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、ドレイン電極３１からｎ
－
形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極３１とｎ
－
形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
（【００１１】以降は省略されています）

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