特許ウォッチ

公開番号2025049900
公報種別公開特許公報(A)
公開日2025-04-04
出願番号2023158395
出願日2023-09-22
発明の名称半導体装置及びその製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 89/00 20250101AFI20250327BHJP()
要約【課題】小電流で電気的に切断可能なヒューズを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に配置され、上面に第1凹部が形成された絶縁膜と、前記絶縁膜上に配置され、不純物を含有し、上面における前記第1凹部の直上域に第2凹部が形成されたシリコン膜と、前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、前記シリサイド層における前記第2凹部の直上域を挟む部分に接続された第1コンタクト及び第2コンタクトと、を備える。
【選択図】図2

特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上に配置され、上面に第１凹部が形成された絶縁膜と、
前記絶縁膜上に配置され、不純物を含有し、上面における前記第１凹部の直上域に第２凹部が形成されたシリコン膜と、
前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、
前記シリサイド層における前記第２凹部の直上域を挟む部分に接続された第１コンタクト及び第２コンタクトと、
を備えた半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記絶縁膜は、
第１ＬＯＣＯＳ膜と、
第２ＬＯＣＯＳ膜と、
を有し、
前記第１ＬＯＣＯＳ膜と前記第２ＬＯＣＯＳ膜は相互に連結されており、
前記第１凹部は前記第１ＬＯＣＯＳ膜と前記第２ＬＯＣＯＳ膜との連結部分である請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に配置され、開口部が形成された絶縁膜と、
前記絶縁膜上に前記開口部を跨いで配置され、不純物を含有したシリコン膜と、
前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、
前記シリサイド層における前記開口部の直上域を挟む部分に接続された第１コンタクト及び第２コンタクトと、
を備えた半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に配置され、開口部が形成された絶縁膜と、
前記絶縁膜上に前記開口部を覆うように配置され、不純物を含有したシリコン膜と、
前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、
前記シリサイド層における前記開口部の直上域を挟む部分に接続された第１コンタクト及び第２コンタクトと、
を備えた半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に配置され、開口部が形成された絶縁膜と、
前記開口部内に配置され、不純物を含有し、上面に凹部が形成されたシリコン膜と、
前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、
前記シリサイド層における前記凹部の底面の直上域を挟む部分に接続された第１コンタクト及び第２コンタクトと、
を備えた半導体装置。
【請求項６】
半導体基板の上面に第１ＬＯＣＯＳ膜及び第２ＬＯＣＯＳ膜を相互に連結するように形成する工程と、
前記第１ＬＯＣＯＳ膜と前記第２ＬＯＣＯＳ膜との連結部分を含む領域上に、不純物を含むシリコン膜を形成する工程と、
前記シリコン膜の上面にシリサイド層を形成する工程と、
前記シリサイド層における前記連結部分の直上域を挟む領域に、第１コンタクト及び第２コンタクトを接続する工程と、
を備えた半導体装置の製造方法。
【請求項７】
半導体基板の上面に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部の直上域を含む領域に、不純物を含むシリコン膜を形成する工程と、
前記シリコン膜の上面にシリサイド層を形成する工程と、
前記シリサイド層における前記開口部の直上域を挟む領域に、第１コンタクト及び第２コンタクトを接続する工程と、
を備えた半導体装置の製造方法。
【請求項８】
前記シリコン膜は、前記開口部を跨ぐように形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリコン膜は、前記開口部を覆うように形成する請求項７に記載の半導体装置の製造方法。
【請求項１０】
半導体基板の上面に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部内に、不純物を含み、上面に凹部が形成されたシリコン膜を形成する工程と、
前記シリコン膜の上面にシリサイド層を形成する工程と、
前記シリサイド層における前記凹部の底面の直上域を挟む部分に、第１コンタクト及び第２コンタクトを接続する工程と、
を備えた半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
半導体装置においては、ＯＴＰＲＯＭ（One Time Programmable Read only memory：１回書込型読み出し専用メモリ）等を構成するために、ヒューズが設けられる場合がある。ヒューズには、レーザを照射して切断するタイプと、電流を流して切断するタイプがある。電流を流して切断するタイプは、積層構造の下部に配置できる利点がある一方で、切断するために比較的大型の電流供給回路が必要となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０５７４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、小電流で電気的に切断可能なヒューズを備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に配置され、上面に第１凹部が形成された絶縁膜と、前記絶縁膜上に配置され、不純物を含有し、上面における前記第１凹部の直上域に第２凹部が形成されたシリコン膜と、前記シリコン膜上に配置され、前記シリコン膜に接したシリサイド層と、前記シリサイド層における前記第２凹部の直上域を挟む部分に接続された第１コンタクト及び第２コンタクトと、を備える。
【０００６】
実施形態に係る半導体装置の製造方法は、半導体基板の上面に第１ＬＯＣＯＳ膜及び第２ＬＯＣＯＳ膜を相互に連結するように形成する工程と、前記第１ＬＯＣＯＳ膜と前記第２ＬＯＣＯＳ膜との連結部分を含む領域上に、不純物を含むシリコン膜を形成する工程と、前記シリコン膜の上面にシリサイド層を形成する工程と、前記シリサイド層における前記連結部分の直上域を挟む領域に、第１コンタクト及び第２コンタクトを接続する工程と、を備える。
【図面の簡単な説明】
【０００７】
図１は、第１の実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図３（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。
図４（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の動作を示す断面図である。
図５は、比較例に係る半導体装置を示す平面図である。
図６は、図５に示すＢ－Ｂ’線による断面図である。
図７は、第１の実施形態の第１の変形例に係る半導体装置を示す断面図である。
図８は、第１の実施形態の第２の変形例に係る半導体装置を示す断面図である。
図９は、第２の実施形態に係る半導体装置を示す断面図である。
図１０は、第３の実施形態に係る半導体装置を示す平面図である。
図１１は、図１０に示すＣ－Ｃ’線による断面図である。
図１２（ａ）～（ｃ）は、第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。
図１３は、第４の実施形態に係る半導体装置を示す平面図である。
図１４は、図１３に示すＤ－Ｄ’線による断面図である。
図１５は、図１３に示すＥ－Ｅ’線による断面図である。
図１６（ａ）～（ｄ）は、第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。
図１７は、第４の実施形態の第１の変形例に係る半導体装置を示す平面図である。
図１８は、図１７に示すＦ－Ｆ’線による断面図である。
図１９は、図１７に示すＧ－Ｇ’線による断面図である。
図２０は、第４の実施形態の第２の変形例に係る半導体装置を示す断面図である。
図２１は、第４の実施形態の第３の変形例に係る半導体装置を示す断面図である。
図２２は、第４の実施形態の第３の変形例に係る半導体装置の製造方法を示す工程断面図である。
図２３は、第５の実施形態に係る半導体装置を示す平面図である。
図２４は、図２３に示すＨ－Ｈ’線による断面図である。
図２５は、図２３に示すＩ－Ｉ’線による断面図である。
図２６（ａ）～（ｃ）は、第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。
図２７は、第５の実施形態の変形例に係る半導体装置を示す平面図である。
図２８は、図２７に示すＪ－Ｊ’線による断面図である。
図２９は、図２７に示すＫ－Ｋ’線による断面図である。
図３０（ａ）及び（ｂ）は、他の実施形態を示す平面図である。
図３１（ａ）及び（ｂ）は、他の実施形態を示す平面図である。
【発明を実施するための形態】
【０００８】
＜第１の実施形態＞
本実施形態に係る半導体装置１は、ヒューズを含む半導体装置である。ヒューズは例えば、ＯＴＰＲＯＭを構成する。
【０００９】
（構成）
図１は、本実施形態に係る半導体装置を示す平面図である。
図２は、図１に示すＡ－Ａ’線による断面図である。
図１及び図２に示すように、本実施形態に係る半導体装置１においては、半導体基板１０、絶縁膜２０、シリコン膜３０、シリサイド層４０、コンタクト５１及び５２、並びに、サイドウォール６０が設けられている。なお、図１においては、サイドウォール６０は図示を省略している。後述する他の平面図においても同様である。
【００１０】
半導体基板１０は、例えば単結晶のシリコン（Ｓｉ）からなり、各部に不純物が導入されて、各部の導電型がｎ型又はｐ型とされている。絶縁膜２０は、半導体基板１０上に配置されており、絶縁材料、例えば、酸化シリコン（ＳｉＯ
２
）からなる。
（【００１１】以降は省略されています）

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