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公開番号2025037635
公報種別公開特許公報(A)
公開日2025-03-18
出願番号2023144685
出願日2023-09-06
発明の名称半導体装置
出願人住友電工デバイス・イノベーション株式会社
代理人弁理士法人片山特許事務所
主分類H10D 30/87 20250101AFI20250311BHJP()
要約【課題】特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体装置100は、第1ソース電極12a、第1ドレイン電極16a及び第1ゲート電極14aを備える第1トランジスタ35aと、第2ソース電極12c、第2ドレイン電極16c及び第2ゲート電極14cを備える第2トランジスタ35cと、第2ゲート電極とで第2ソース電極を挟み、第2方向から見て第1ソース電極内に設けられ、第1ゲート電極と電気的に接続された第1ゲート配線24と、基板を貫通するビアホール20aを介して第1ソース電極に電気的に接続された裏面金属層と、を備える。第1方向から見て、ビアホールの第2トランジスタから遠い第1端は、第1ゲート電極が設けられた領域における活性領域の第2トランジスタから遠い第2端より第2トランジスタから遠い。
【選択図】図1
特許請求の範囲【請求項１】
主面と前記主面と対向する裏面とを有する基板と、
第１ソース電極と、第１ドレイン電極と、第１方向において前記第１ソース電極と前記第１ドレイン電極とに挟まれた第１ゲート電極と、を備え、前記基板に設けられた活性領域における前記主面に設けられた第１トランジスタと、
前記第１方向に交差する第２方向から見て前記第１ソース電極内に設けられ前記第１ソース電極と電気的に接続された第２ソース電極と、前記第１ドレイン電極と電気的に接続された第２ドレイン電極と、前記第１方向において前記第２ソース電極と前記第２ドレイン電極とに挟まれた第２ゲート電極と、を備え、前記主面に設けられた第２トランジスタと、
前記主面に設けられ、前記第２ゲート電極とで前記第２ソース電極を挟み、前記第２方向から見て前記第１ソース電極内に設けられ、前記第１ゲート電極と電気的に接続された第１ゲート配線と、
前記裏面に設けられ、前記基板を貫通するビアホールを介し前記第１ソース電極に電気的に接続された裏面金属層と、
を備え、
前記第１方向から見て、前記ビアホールの前記第２トランジスタから遠い第１端は、前記第１ゲート電極が設けられた領域における前記活性領域の前記第２トランジスタから遠い第２端より前記第２トランジスタから遠い半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記基板の厚さ方向から見て、前記ビアホールは前記第１ソース電極内に設けられている請求項１に記載の半導体装置。
【請求項３】
前記第２トランジスタとで前記第１トランジスタを挟み、前記主面に設けられたドレインバスバーと、
前記第１ドレイン電極および前記第２ドレイン電極を前記ドレインバスバーに接続するドレイン配線と、
を備え、
前記第１方向から見て前記第１ソース電極の前記第２トランジスタから遠い第３端における前記第１ソース電極と前記ドレイン配線との距離は、前記第２端における前記第１ソース電極と前記ドレイン配線との距離より大きい請求項２に記載の半導体装置。
【請求項４】
前記第１ソース電極の前記第３端は、前記基板に設けられた不活性領域上に設けられている請求項３に記載の半導体装置。
【請求項５】
前記第１ソース電極と前記ドレイン配線との距離は、前記第２端から前記第３端に向かうにしたがい大きくなる請求項３または請求項４に記載の半導体装置。
【請求項６】
前記第１トランジスタのゲート幅は、第２トランジスタのゲート幅の０．９倍以上かつ１．１倍以下である請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１トランジスタと前記第２トランジスタとの間において、前記第１ゲート電極と前記第２ゲート電極とは分離している請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項８】
前記第１トランジスタと前記第２トランジスタとの間において、前記第１ゲート電極と前記第２ゲート電極とは接続されている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項９】
前記第１ソース電極と、前記第１ゲート電極とで前記第１ソース電極を挟む第３ドレイン電極と、前記第１方向において前記第１ソース電極と前記第３ドレイン電極とに挟まれ、前記第１ゲート配線に電気的に接続された第３ゲート電極と、を備え、前記主面に設けられた第３トランジスタと、
前記第２ソース電極とで前記第１ゲート配線を挟み前記第２方向から見て前記第１ソース電極内に設けられ前記第１ソース電極と電気的に接続された第４ソース電極と、前記第１ゲート配線とで前記第４ソース電極を挟む第４ドレイン電極と、前記第１方向において前記第４ソース電極と前記第４ドレイン電極とに挟まれた第４ゲート電極と、を備え、前記主面に設けられた第４トランジスタを備える請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項１０】
前記主面に設けられ、前記第１ソース電極と前記第２ソース電極とを電気的に接続するソース配線と、
前記主面に設けられ、前記第１ゲート配線と前記第１ゲート電極とを電気的に接続する第２ゲート配線と、
を備える請求項１から請求項４のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 3,900 文字）【背景技術】
【０００２】
フィンガ状のソース電極、ゲート電極およびドレイン電極を有する電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）において、ソース電極、ゲート電極およびドレイン電極を有する単位ＦＥＴを電極の延伸方向に複数配置することが知られている（例えば特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
特開２００２－２９９３５１号公報
米国特許出願公開第２０１７／０２７１３２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、単位ＦＥＴを電極の延伸方向に複数配置することにより、単位ＦＥＴにおけるゲート電極の幅を短くできる。よって、ゲート抵抗を抑制することができる。しかし、ソース電極とゲート配線とが平面視において重なるため、ゲート・ソース寄生容量が大きくなり、特性が劣化する。
【０００５】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、主面と前記主面と対向する裏面とを有する基板と、第１ソース電極と、第１ドレイン電極と、第１方向において前記第１ソース電極と前記第１ドレイン電極とに挟まれた第１ゲート電極と、を備え、前記基板に設けられた活性領域における前記主面に設けられた第１トランジスタと、前記第１方向に交差する第２方向から見て前記第１ソース電極内に設けられ前記第１ソース電極と電気的に接続された第２ソース電極と、前記第１ドレイン電極と電気的に接続された第２ドレイン電極と、前記第１方向において前記第２ソース電極と前記第２ドレイン電極とに挟まれた第２ゲート電極と、を備え、前記主面に設けられた第２トランジスタと、前記主面に設けられ、前記第２ゲート電極とで前記第２ソース電極を挟み、前記第２方向から見て前記第１ソース電極内に設けられ、前記第１ゲート電極と電気的に接続された第１ゲート配線と、前記裏面に設けられ、前記基板を貫通するビアホールを介し前記第１ソース電極に電気的に接続された裏面金属層と、を備え、前記第１方向から見て、前記ビアホールの前記第２トランジスタから遠い第１端は、前記第１ゲート電極が設けられた領域における前記活性領域の前記第２トランジスタから遠い第２端より前記第２トランジスタから遠い半導体装置である。
【発明の効果】
【０００７】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１における半導体装置の平面図である。
図２は、図１におけるＡ－Ａ断面図である。
図３は、図１におけるＢ－Ｂ断面図である。
図４は、図１におけるＣ－Ｃ断面図である。
図５は、図１におけるＤ－Ｄ断面図である。
図６は、比較例１に係る半導体装置の平面図である。
図７は、実施例１における半導体装置の拡大平面図である。
図８は、実施例１の変形例１における半導体装置の平面図である。
図９は、実施例２における半導体装置の平面図である。
図１０は、実施例２における半導体装置の拡大平面図である。
図１１は、実施例２の変形例１における半導体装置の平面図である。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、主面と前記主面と対向する裏面とを有する基板と、第１ソース電極と、第１ドレイン電極と、第１方向において前記第１ソース電極と前記第１ドレイン電極とに挟まれた第１ゲート電極と、を備え、前記基板に設けられた活性領域における前記主面に設けられた第１トランジスタと、前記第１方向に交差する第２方向から見て前記第１ソース電極内に設けられ前記第１ソース電極と電気的に接続された第２ソース電極と、前記第１ドレイン電極と電気的に接続された第２ドレイン電極と、前記第１方向において前記第２ソース電極と前記第２ドレイン電極とに挟まれた第２ゲート電極と、を備え、前記主面に設けられた第２トランジスタと、前記主面に設けられ、前記第２ゲート電極とで前記第２ソース電極を挟み、前記第２方向から見て前記第１ソース電極内に設けられ、前記第１ゲート電極と電気的に接続された第１ゲート配線と、前記裏面に設けられ、前記基板を貫通するビアホールを介し前記第１ソース電極に電気的に接続された裏面金属層と、を備え、前記第１方向から見て、前記ビアホールの前記第２トランジスタから遠い第１端は、前記第１ゲート電極が設けられた領域における前記活性領域の前記第２トランジスタから遠い第２端より前記第２トランジスタから遠い半導体装置である。これにより、ソースインダクタンスを抑制して、特性の劣化を抑制できる。
（２）上記（１）において、前記基板の厚さ方向から見て、前記ビアホールは前記第１ソース電極内に設けられていてもよい。これにより、ビアホールと第１ソース電極との接触面積が大きくなり、ソースインダクタンスおよびソース抵抗を小さくできる。
（３）上記（２）において、前記第２トランジスタとで前記第１トランジスタを挟み、前記主面に設けられたドレインバスバーと、前記第１ドレイン電極および前記第２ドレイン電極を前記ドレインバスバーに接続するドレイン配線と、を備え、前記第１方向から見て前記第１ソース電極の前記第２トランジスタから遠い第３端における前記第１ソース電極と前記ドレイン配線との距離は、前記第２端における前記第１ソース電極と前記ドレイン配線との距離より大きくてもよい。これにより、ドレイン・ソース寄生容量を抑制できる。
（４）上記（３）において、前記第１ソース電極の前記第３端は、前記基板に設けられた不活性領域上に設けられていてもよい。これにより、ドレイン・ソース寄生容量を抑制できる。
（５）上記（３）または（４）において、前記第１ソース電極と前記ドレイン配線との距離は、前記第２端から前記第３端に向かうにしたがい大きくなってもよい。これにより、ドレイン・ソース寄生容量を抑制できる。
（６）上記（１）から（５）のいずれかにおいて、前記第１トランジスタのゲート幅は、第２トランジスタのゲート幅の０．９倍以上かつ１．１倍以下であってもよい。これにより、トランジスタの特性を均一化できる。
（７）上記（１）から（６）のいずれかにおいて、前記第１トランジスタと前記第２トランジスタとの間において、前記第１ゲート電極と前記第２ゲート電極とは分離していてもよい。これにより、特性の劣化を抑制できる。
（８）上記（１）から（６）のいずれかにおいて、前記第１トランジスタと前記第２トランジスタとの間において、前記第１ゲート電極と前記第２ゲート電極とは接続されていてもよい。これにより、ゲート抵抗を低減できる。
（９）上記（１）から（８）のいずれかにおいて、前記第１ソース電極と、前記第１ゲート電極とで前記第１ソース電極を挟む第３ドレイン電極と、前記第１方向において前記第１ソース電極と前記第３ドレイン電極とに挟まれ、前記第１ゲート配線に電気的に接続された第３ゲート電極と、を備え、前記主面に設けられた第３トランジスタと、前記第２ソース電極とで前記第１ゲート配線を挟み前記第２方向から見て前記第１ソース電極内に設けられ前記第１ソース電極と電気的に接続された第４ソース電極と、前記第１ゲート配線とで前記第４ソース電極を挟む第４ドレイン電極と、前記第１方向において前記第４ソース電極と前記第４ドレイン電極とに挟まれた第４ゲート電極と、を備え、前記主面に設けられた第４トランジスタを備えてもよい。これにより、第１方向および第２方向にトランジスタを配列できる。
（１０）上記（１）から（９）のいずれかにおいて、前記主面に設けられ、前記第１ソース電極と前記第２ソース電極とを電気的に接続するソース配線と、前記主面に設けられ、前記第１ゲート配線と前記第１ゲート電極とを電気的に接続する第２ゲート配線と、を備えてもよい。これにより、第１ゲート電極とゲート配線とを電気的に接続できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記主面に設けられ、前記第２ゲート電極および前記第１ゲート配線が接続されたゲートバスバーと、前記主面に設けられ、前記第２方向において、前記ゲートバスバーとで、前記第１トランジスタおよび前記第２トランジスタを挟み、前記第１ドレイン電極および前記第２ドレイン電極に電気的に接続されたドレインバスバーと、を備えてもよい。これにより、ゲートバスバーからゲート電極にゲート電位を供給でき、ドレインバスバーからドレイン電極にドレイン電位を供給できる。
【００１０】
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（【００１１】以降は省略されています）

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