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公開番号2025019438
公報種別公開特許公報(A)
公開日2025-02-07
出願番号2023123053
出願日2023-07-28
発明の名称情報処理装置、及び情報処理装置の制御方法
出願人国立大学法人東京大学
代理人個人,個人
主分類G06F 15/163 20060101AFI20250131BHJP(計算;計数)
要約【課題】チップ間でのデータ授受における消費電力を低減できるチップ回路を備えた情報処理装置、当該情報処理装置の制御方法を提供する。
【解決手段】信号の入力を受け入れる信号入力部と、この信号入力部が受け入れた信号を用いて所定の演算を行う演算回路部と、当該演算回路部の出力する情報を、非ゼロビットが疎であるデータに疎化する疎化回路部と、を含むチップ回路を備えた情報処理装置である。
【選択図】図1

特許請求の範囲【請求項１】
信号の入力を受け入れる信号入力部と、
この信号入力部が受け入れた信号を用いて所定の演算を行う演算回路部と、
当該演算回路部の出力する情報を、非ゼロビットが疎であるデータに疎化する疎化回路部と、を含むチップ回路を備えた情報処理装置。
続きを表示（約 730 文字）【請求項２】
請求項１に記載の情報処理装置であって、
前記演算回路部は、前記信号入力部が受け入れた信号を量子化する量子化回路を有する情報処理装置。
【請求項３】
請求項１に記載の情報処理装置であって、
前記疎化回路部が、ＷＴＡ（Winner-TakeAll）ネットワークにより構成され、そのｎビットの出力データのうち、非ゼロビットの数が、予め定めた数ｍ（ｍ＜ｎ）を超えないよう入力データをエンコードする情報処理装置。
【請求項４】
請求項１に記載の情報処理装置であって
前記チップ回路を複数備え、各チップ回路は互いにｎビット幅の通信路により通信可能に接続されており、
当該複数のチップ回路の少なくとも一部が備える信号入力部は、前記通信路を介して、他のチップ回路が出力する信号の入力を受け入れ、
前記疎化回路部は、前記演算回路部の出力する情報を、非ゼロビットがｍビット（ｍ＜ｎ）であるｎビット幅のデータに疎化し、当該疎化して得られたデータを、前記通信路を介して他のチップ回路へ送出する情報処理装置。
【請求項５】
請求項４に記載の情報処理装置であって、
前記ｎビット幅の通信路は、少なくともｎ個の通信路を有している情報処理装置。
【請求項６】
複数のチップ回路を有する情報処理装置の制御方法であって、
前記チップ回路のそれぞれを、
信号の入力を受け入れ、
この信号入力部が受け入れた信号を用いて所定の演算を行い、
当該演算の結果を、非ゼロビットが疎であるデータに疎化するよう制御する情報処理装置の制御方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、複数のチップ回路を備えた情報処理装置、及び情報処理装置の制御方法に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
近年、人工知能用のチップの開発が進められている。また、チップ開発の現場ではデナード則が破綻し、クロック周波数の上昇にも限度があることから、マルチコア化が指向されている。具体的に近年では、多数の処理エレメント（ＰＥ）を用いた人工知能用チップが一般的となっており、さらに複数のチップを組み合わせて処理を行うことが一般的となってきている。
【０００３】
一方で、こうしたチップにおける消費電力の低減も課題の一つである。このような課題に対するため、例えばあるＰＥへの入力データがゼロ値である場合に、そのＰＥの動作を停止して消費電力を低減する疎圧縮技術などが開発されている（非特許文献１）。
【先行技術文献】
【非特許文献】
【０００４】
百瀬啓，浅井哲也、ディープラーニングチップとＡＩ計算、人工知能、人工知能学会、2018年１月、Vol.33、No.1、p.23-30
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら上記従来の技術では、ＰＥ間ないしチップ間で授受するデータにおける非ゼロ値のビットの数については考慮されておらず、ＰＥやチップの間でのデータ授受での消費電力を低減することが配慮されていないのが実情である。
【０００６】
本発明は上記実情に鑑みて為されたもので、例えばチップ間でのデータ授受における消費電力を低減できるチップ回路を備えた情報処理装置、当該情報処理装置の制御方法を提供することを、その目的の一つとする。
【課題を解決するための手段】
【０００７】
上記従来例の問題点を解決するための本発明の一態様は、チップ回路を備えた情報処理装置であって、前記チップ回路が、信号の入力を受け入れる信号入力部と、この信号入力部が受け入れた信号を用いて所定の演算を行う演算回路部と、当該演算回路部の出力する情報を、非ゼロビットが疎であるデータに疎化する疎化回路部と、を含むこととしたものである。
【発明の効果】
【０００８】
本発明によると、チップなどのＰＥ間でのデータ授受における消費電力を低減できる。
【図面の簡単な説明】
【０００９】
本発明の実施の形態に係る情報処理回路の構成例を表すブロック図である。
本発明の実施の形態に係る情報処理回路の演算部の例を表す概略構成図である。
本発明の実施の形態に係る情報処理回路の疎化回路部の例を表す概略構成図である。
本発明の実施の形態に係る情報処理回路の実装例を表す概略構成図である。
本発明の実施の形態に係る情報処理回路の動作例を表すフローチャート図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態について図面を参照しながら説明する。本発明の実施の形態に係る情報処理装置１は、図１に例示するように、一般的には互いに通信可能に接続された、複数の情報処理回路（チップ回路）１０を含んで構成される。本実施の形態では、各チップ回路が生物のニューロンを模倣するものとなっている。
（【００１１】以降は省略されています）

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