特許ウォッチ

公開番号2025011474
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2023113612
出願日2023-07-11
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人深見特許事務所
主分類H10D 1/20 20250101AFI20250117BHJP()
要約【課題】チャネル間でのクロストークを抑制可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、第1コイル、第2コイル、第3コイル及び第4コイルと、絶縁層と、第1シールドとを備える。半導体基板は、素子領域と、周辺領域とを有する。周辺領域は、平面視において、素子領域の周囲にある。第1コイル及び第2コイルは、素子領域上に配置されており、かつ平面視において第1方向に並んでいる。第3コイル及び第4コイルは、絶縁層を介して第1コイル及び第2コイルとそれぞれ対向している。第1シールドは、半導体基板と第1コイル及び第2コイルとの間に配置されており、かつ平面視において第1コイル及び第2コイルに重なっている。第1方向に直交する第2方向における第1シールドの幅は、第2方向における第1コイルの幅及び第2方向における第2コイルの幅よりも大きい。第1シールドは、基準電位に電気的に接続される。
【選択図】図3
特許請求の範囲【請求項１】
半導体基板と、
第１コイル、第２コイル、第３コイル及び第４コイルと、
絶縁層と、
第１シールドとを備え、
前記半導体基板は、素子領域と、周辺領域とを有し、
前記周辺領域は、平面視において前記素子領域の周囲にあり、
前記第１コイル及び前記第２コイルは、前記素子領域上に配置されており、かつ平面視において第１方向に並んでおり、
前記第３コイル及び前記第４コイルは、前記絶縁層を介して前記第１コイル及び前記第２コイルとそれぞれ対向しており、
前記第１シールドは、前記半導体基板と前記第１コイル及び前記第２コイルとの間に配置されており、かつ平面視において前記第１コイル及び前記第２コイルに重なっており、
前記第１方向に直交する第２方向における前記第１シールドの幅は、前記第２方向における前記第１コイルの幅及び前記第２方向における前記第２コイルの幅よりも大きく、
前記第１シールドは、基準電位に電気的に接続される、半導体装置。
続きを表示（約 990 文字）【請求項２】
前記第１シールドは、平面視において前記第１コイルと前記第２コイルとの間を跨ぐように連続して形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第１シールドは、複数の開口部を有し、
複数の前記開口部は、平面視において、格子状又は市松模様状に配置されている、請求項１に記載の半導体装置。
【請求項４】
平面視において、前記開口部の長手方向における長さは、５０μｍ以下である、請求項３に記載の半導体装置。
【請求項５】
前記第１シールドは、複数のスリット開口部を有し、
前記複数のスリット開口部は、平面視において放射状に配置されている、請求項１に記載の半導体装置。
【請求項６】
前記第１シールドは、平面視において前記第１コイルと前記第２コイルとの間で分離して形成されている、請求項１に記載の半導体装置。
【請求項７】
平面視において前記第１コイルと前記第２コイルとの間に配置されている第２シールドをさらに備え、
前記第２方向における前記第２シールドの幅は、前記第２方向における前記第１コイルの幅及び前記第２方向における前記第２コイルの幅よりも大きく、
前記第２シールドは、前記基準電位に電気的に接続されている、請求項１に記載の半導体装置。
【請求項８】
前記第１シールドは、前記第２シールドに電気的に接続されており、かつ前記第２シールドを介して前記基準電位に電気的に接続される、請求項７に記載の半導体装置。
【請求項９】
前記第２シールドは、平面視において前記第１コイル及び前記第２コイルから離間しており、
平面視において、前記第１コイルと前記第２シールドとの距離及び前記第２コイルと前記第２シールドとの間の距離は、１２μｍ以上１００μｍ以下である、請求項７に記載の半導体装置。
【請求項１０】
前記第２シールドは、複数の第１ビアプラグと、複数の前記第１ビアプラグを介して積層されている第１配線及び第２配線とを有し、
複数の前記第１ビアプラグのうちの隣り合う２つの間の間隔は、０．３μｍ以上２μｍ以下である、請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
国際公開第２０１４／０９７４２５号（特許文献１）には、半導体装置が記載されている。特許文献１に記載の半導体装置は、複数のトランスフォーマを有している。トランスフォーマは、絶縁層を介して対向しているコイルで構成されている。複数のトランスフォーマの各々は、信号の送受信を行うチャネルをなしている。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０１４／０９７４２５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の半導体装置では、チャネル間でクロストークが生じてしまうことがある。その他の課題及び新規な特徴は、本明細書の記載及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本開示の半導体装置は、半導体基板と、第１コイル、第２コイル、第３コイル及び第４コイルと、絶縁層と、第１シールドとを備える。半導体基板は、素子領域と、周辺領域とを有する。周辺領域は、平面視において素子領域の周囲にある。第１コイル及び第２コイルは、素子領域上に配置されており、かつ平面視において第１方向に並んでいる。第３コイル及び第４コイルは、絶縁層を介して第１コイル及び第２コイルとそれぞれ対向している。第１シールドは、半導体基板と第１コイル及び第２コイルとの間に配置されており、かつ平面視において第１コイル及び第２コイルに重なっている。第１方向に直交する第２方向における第１シールドの幅は、第２方向における第１コイルの幅及び第２方向における第２コイルの幅よりも大きい。第１シールドは、基準電位に電気的に接続される。
【発明の効果】
【０００６】
本開示の半導体装置によると、チャネル間のクロストークを抑制可能である。
【図面の簡単な説明】
【０００７】
半導体装置ＤＥＶ１のブロック図である。
制御回路ＣＣから駆動回路ＤＲへの信号の伝送例を示す説明図である。
半導体チップＣＨＰ３の第１平面図である。
半導体チップＣＨＰ３の第２平面図である。
半導体チップＣＨＰ３の第３平面図である。
図５中のＶＩＡ－ＶＩＡにおける断面図である。
図５中のＶＩＢ－ＶＩＢにおける断面図である。
半導体チップＣＨＰ３の製造工程図である。
イオン注入工程Ｓ２を説明する断面図である。
第１絶縁膜形成工程Ｓ３を説明する断面図である。
第１ビアプラグ形成工程Ｓ４を説明する断面図である。
シールド形成工程Ｓ５を説明する断面図である。
第２絶縁膜形成工程Ｓ６を説明する断面図である。
第２ビアプラグ形成工程Ｓ７を説明する断面図である。
第１コイル形成工程Ｓ８を説明する断面図である。
第３絶縁膜形成工程Ｓ９を説明する断面図である。
第３ビアプラグ形成工程Ｓ１０を説明する断面図である。
配線形成工程Ｓ１１を説明する断面図である。
第２コイル形成工程Ｓ１２を説明する断面図である。
半導体装置ＤＥＶ２における半導体チップＣＨＰ３の平面図である。
半導体装置ＤＥＶ３における半導体チップＣＨＰ３の平面図である。
半導体装置ＤＥＶ４における半導体チップＣＨＰ３の平面図である。
半導体装置ＤＥＶ５における半導体チップＣＨＰ３の平面図である。
図２２中ＸＸＩＩＩ－ＸＸＩＩＩにおける断面図である。
半導体装置ＤＥＶ６における半導体チップＣＨＰ３の平面図である。
図２４中のＸＸＶ－ＸＸＶにおける断面図である。
半導体装置ＤＥＶ６における変形例に係る半導体チップＣＨＰ３の断面図である。
【発明を実施するための形態】
【０００８】
本開示の実施形態を、図面を参照しながら説明する。以下の図面では、同一又は相当する部分に同一の参照符号を付し、重複する説明は繰り返さないものとする。
【０００９】
（第１実施形態）
第１実施形態に係る半導体装置を説明する。第１実施形態に係る半導体装置を、半導体装置ＤＥＶ１とする。
【００１０】
（半導体装置ＤＥＶ１の構成）
以下に、半導体装置ＤＥＶ１の構成を説明する。
（【００１１】以降は省略されています）

関連特許