特許ウォッチ

公開番号2025003938
公報種別公開特許公報(A)
公開日2025-01-14
出願番号2024097248
出願日2024-06-17
発明の名称スピン軌道-スピン軌道ロジック
出願人国立大学法人東京科学大学,ウェスタンデジタルテクノロジーズインコーポレーテッド
代理人個人,個人,個人,個人
主分類H10D 48/40 20250101AFI20250106BHJP()
要約【課題】スピン軌道-スピン軌道(SO-SO)ロジックセルを利用する集積回路を提供する。
【解決手段】集積回路は、複数のSO-SOロジックセル250を備え、各SO-SOロジックセルは、第1スピン軌道トルク(SOT1)層204と、第2スピン軌道トルク(SOT2)層214と、SOT1層とSOT2層との間に配置された強磁性層(FM)208と、を備える。各SO-SOロジックセルは、SOT1層の平面の面内にある第1電流経路I_inputと、SOT2層の平面に対して垂直である第2電流経路I_supplyと、を備え、第2電流経路は強磁性層に延びる。集積回路はさらに、各SOTデバイスに接続された共通の電圧源と、複数のSOTデバイスの隣接するSOTデバイスの間に配置され、隣接するSOTデバイス同士を接続する1つまたは複数の相互接続を備える。
【選択図】図2A
特許請求の範囲【請求項１】
デバイスであって、
第１スピン軌道トルク（ＳＯＴ１）層と、
第２スピン軌道トルク（ＳＯＴ２）層と、
前記ＳＯＴ１層と前記ＳＯＴ２層との間に配置された強磁性層と、を備え、
前記デバイスは、前記ＳＯＴ１層の平面の面内にある第１電流経路と、強磁性層に延びるように構成された、前記ＳＯＴ２層の平面に対して垂直な第２電流経路と、のために構成される、
デバイス。
続きを表示（約 810 文字）【請求項２】
前記デバイスは、さらに、前記第１電流経路において入力電流を受けるように構成され、
前記ＳＯＴ１層は、前記入力電流による前記強磁性層の磁化方向に影響を与えるように構成されている、
請求項１に記載のデバイス。
【請求項３】
前記デバイスは、さらに、前記第２電流経路において供給電流を受け、前記ＳＯＴ２層を介して、前記強磁性層の磁化方向に応答する出力電流を生成するように構成されている、
請求項１に記載のデバイス。
【請求項４】
前記強磁性層と前記ＳＯＴ２層との間に配置されたＭｇＯ層をさらに備える、
請求項１に記載のデバイス。
【請求項５】
約８ｎｍから約２０ｎｍの間の幅を有する、
請求項１に記載のデバイス。
【請求項６】
前記ＳＯＴ１層および前記ＳＯＴ２層は、それぞれ個別にアンドープＢｉＳｂを含む、
請求項１のデバイス。
【請求項７】
前記ＳＯＴ１層および前記ＳＯＴ２層が、それぞれ個別にドープされたＢｉＳｂＸからなり、ドーパントは、約１０ａｔ．％未満であり、
Ｘは、Ｂ、Ｎ、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｒｕ、Ｍｏ、Ａｇ、Ｈｆ、Ｒｅ、Ｗ、およびＩｒからなる群から選択される材料である、
請求項１に記載のデバイス。
【請求項８】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別に（０１２）配向を有する、
請求項１に記載のデバイス。
【請求項９】
前記第１ＳＯＴ層および前記第２ＳＯＴ層は、それぞれ個別にＹＰｔＢｉを含む、
請求項１に記載のデバイス。
【請求項１０】
請求項１に記載のデバイスを含む、
集積回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本出願は、２０２３年６月１５日に出願された米国仮特許出願６３／５２１，３０６の利益を主張するものであり、その内容は参照により本明細書に組み込まれる。
続きを表示（約 1,800 文字）【０００２】
本開示の実施形態は、一般に、スピン軌道－スピン軌道ロジックを利用する集積回路に関する。
【背景技術】
【０００３】
関連技術の説明
過去数十年にわたり、集積回路における機能の微細化は、成長し続ける半導体産業の原動力となってきた。微細化により、半導体チップの限られた領域で機能ユニットの集積度を高めることができる。例えば、トランジスタ・サイズの縮小は、チップ上にメモリデバイスやロジックデバイスの数を増やすことを可能にし、大容量製品の製造に貢献する。
【０００４】
磁気電気スピン軌道（ＭＥＳＯ：Magneto Electric Spin Orbital）構造は、例えば相補型金属－酸化膜半導体（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）トランジスタに比べてスイッチングに必要な電圧が少なくとも１０倍低く、エネルギー効率がはるかに高いため、新しい論理素子として最近提案され、使用されている。しかしながら、ＭＥＳＯ構造は製造が難しく、適切なバイアスをかけるのも難しい。ＭＥＳＯ構造のバイアスが不適切な場合、デバイスの各部分間で電流と電圧を制御することができない。
【０００５】
さらに、ＭＥＳＯ構造は入力と出力とで異なるメカニズムを使用する。入力段は磁気電気効果の素子、典型的にはＢｉＦｅＯ
３
のようなマルチフェロイック材料を用いて電荷からスピンへの変換を行い、出力段は逆スピンホール効果のようなスピン軌道結合を用いてスピンから電荷への変換を行う。したがって、入力段と出力段とを分離する必要があり、ＭＥＳＯはより大きな面積を消費する。
【０００６】
さらに、入力段のマルチフェロイック材料であるＢｉＦｅＯ
３
は、強誘電極性のスイッチングしきい値電圧のバラツキが大きい。例えば、厚さ２０ｎｍのＢｉＦｅＯ
３
層は、スイッチング電圧が０．１５Ｖから１．５Ｖまでバラツキがある。ウェーハスケールでのスイッチングしきい値電圧のこのような大きな変動は、集積回路には好ましくない。
【０００７】
そのため、当技術分野では半導体ロジックの改良が求められている。
【発明の概要】
【０００８】
本開示は、一般に、スピン軌道－スピン軌道（Spinorbit-Spinorbitであり、以下「ＳＯ－ＳＯ」と省略する。）ロジックを利用する集積回路に関する。集積回路は、複数のＳＯ－ＳＯロジックセルを備え、各ＳＯ－ＳＯロジックセルは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層とを備える。各ＳＯ－ＳＯロジックセルは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、のために構成され、第２電流経路は強磁性層に延びるように構成される。集積回路はさらに、各ＳＯＴデバイスに接続された共通の電圧源と、複数のＳＯＴデバイスの隣接するＳＯＴデバイスの間に配置された１つまたは複数の相互接続とを備え、１つまたは複数の相互接続は、隣接するＳＯＴデバイス同士を接続する。
【０００９】
一実施形態では、デバイスは、第１スピン軌道トルク（ＳＯＴ１）層と、第２スピン軌道トルク（ＳＯＴ２）層と、ＳＯＴ１層とＳＯＴ２層との間に配置された強磁性層と、を備え、デバイスは、ＳＯＴ１層の平面の面内にある第１電流経路と、ＳＯＴ２層の平面に対して垂直である第２電流経路と、を有するように構成され、第２電流経路は、強磁性層に延びるように構成される。
【００１０】
別の実施形態では、集積回路（ＩＣ）は、第１スピン軌道トルク層と、第１出力端子に結合された第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、を備える第１スピン軌道トルク（ＳＯＴ）デバイスと、第１入力端子に結合された第１スピン軌道トルク層と、第２スピン軌道トルク層と、第１スピン軌道トルク層と第２スピン軌道トルク層との間に配置された強磁性層と、備える第２ＳＯＴデバイスと、第１ＳＯＴデバイスの第１出力端子と第２ＳＯＴデバイスの第１入力端子との間に配置された第１相互接続とを備える。
（【００１１】以降は省略されています）

関連特許