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公開番号2024112759
公報種別公開特許公報(A)
公開日2024-08-21
出願番号2023156554
出願日2023-09-21
発明の名称A/Dコンバータ
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/10 20060101AFI20240814BHJP(基本電子回路)
要約【課題】A/Dコンバータにより正確に動作させることを可能とする技術を提供する。
【解決手段】アナログ入力信号をデジタル出力信号に変換するA/Dコンバータ1,2は、デジタル入力に応じたアナログの出力信号を生成する容量性D/Aコンバータ10,40と、アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器20,60と、比較結果に基づいてデジタル入力を生成する制御回路30,62と、を備える。容量性D/Aコンバータは、デジタル信号に応じたアナログの出力信号を生成する変換回路と、変換回路の出力信号を変化させる補正回路とを有する。変換回路は、下位側回路と、上位側回路と、スケーリングキャパシタと、を含む。制御回路は、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、補正回路に変換回路の出力信号を補正させるためのデータを取得する。
【選択図】図7
特許請求の範囲【請求項１】
アナログ入力信号をデジタル出力信号に変換するＡ／Ｄコンバータであって、
デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、
前記比較結果に基づいて前記デジタル入力を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた前記アナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて前記変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有し、
前記変換回路は、前記（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、前記（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、前記下位側回路と前記上位側回路との間に配置されたスケーリングキャパシタと、を含み、
前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードおよび前記複数の第２キャパシタの共通ノードの一方に接続され、
前記制御回路は、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記補正回路に前記変換回路の出力信号を補正させるためのデータを取得する、
Ａ／Ｄコンバータ。
続きを表示（約 2,000 文字）【請求項２】
前記複数の補正キャパシタの共通ノードは、前記複数の第１キャパシタの共通ノードに接続され、
前記補正回路は、入力されるデジタル信号に応じて、前記複数の補正キャパシタのそれぞれについて、共通ノードとは反対側の端部がオープンになるまたはグランドに接続されることによって、前記変換回路の出力信号を変化させる、
請求項１に記載のＡ／Ｄコンバータ。
【請求項３】
前記容量性Ｄ／Ａコンバータは、前記複数の補正キャパシタの共通ノードに接続され、前記複数の補正キャパシタの共通ノードの電荷をリセット可能に配置されたリセットスイッチをさらに有する、
請求項２に記載のＡ／Ｄコンバータ。
【請求項４】
前記リセットスイッチは、一端が前記複数の補正キャパシタの共通ノードに接続され、他端がグランドに接続されるように配置されており、
前記複数の補正キャパシタの共通ノードの電荷量は、前記リセットスイッチがオンになることによってリセットされる、
請求項３に記載のＡ／Ｄコンバータ。
【請求項５】
前記制御回路は、前記リセットスイッチがオフの状態における前記容量性Ｄ／Ａコンバータの出力信号に基づいて、前記リセットスイッチがオンの状態で、前記複数の補正キャパシタの共通ノードとグランドとの間における前記補正回路の容量値を切り替える、
請求項４に記載のＡ／Ｄコンバータ。
【請求項６】
前記複数の第２キャパシタの共通ノードに一端が接続され、他端に前記比較基準電圧が供給される基準スイッチをさらに備え、
前記制御回路は、前記容量性Ｄ／Ａコンバータが第１の状態にあるとき前記基準スイッチがオンとなり、そのあと、前記基準スイッチがオンからオフに切り替わり、前記容量性Ｄ／Ａコンバータが前記第１の状態が第２の状態に切り替わったときにおける前記容量性Ｄ／Ａコンバータの出力電圧および前記比較基準電圧に基づいて、前記補正回路の容量値を切り替えるためのデジタル入力を前記容量性Ｄ／Ａコンバータに入力し、
前記第１の状態は、すべてのビットを０とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、最下位のビットを１とし、残りのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態であり、
前記第２の状態は、すべてのビットを１とした前記Ｍビットのデジタル入力が前記下位側回路に入力され、すべてのビットを０とした前記Ｎビットのデジタル入力が前記上位側回路に入力される状態である、
請求項５に記載のＡ／Ｄコンバータ。
【請求項７】
前記補正回路は、前記補正回路の容量値を基準容量値から上げるための加算用回路と、前記補正回路の容量値を前記基準容量値から下げるための減算用回路と、を有し、
前記加算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
前記減算用回路は、アレイ状に配置された複数の補正キャパシタを有し、
前記基準容量値は、前記加算用回路がその最小の容量値をとり、前記減算用回路がその最大の容量値をとるときの前記補正回路の容量値である、
請求項２に記載のＡ／Ｄコンバータ。
【請求項８】
前記複数の補正キャパシタの共通ノードは、キャパシタを介して前記複数の第２キャパシタの共通ノードに接続される、
請求項１に記載のＡ／Ｄコンバータ。
【請求項９】
前記制御回路は、前記補正回路が前記比較器のオフセットを打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記比較器のオフセットデータを取得し、
前記補正回路は、前記オフセットデータに応じたデジタル信号に基づいて、前記比較器のオフセットを補正するように、前記変換回路の出力信号を変化させる、
請求項８に記載のＡ／Ｄコンバータ。
【請求項１０】
前記変換回路は、第１のデジタル信号に応じた第１の出力信号を生成し、前記第１のデジタル信号とは異なるコードを有する第２のデジタル信号に応じた第２の出力信号を生成し、
前記制御回路は、前記変換回路に前記第１のデジタル信号が入力されているとき、前記補正回路が前記第１の出力信号と前記第２の出力信号との差分を打ち消すように、前記補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される前記比較結果に基づいて、前記第２キャパシタの容量誤差データを取得し、
前記補正回路は、前記容量誤差データに応じたデジタル信号に基づいて、前記第２キャパシタの容量誤差に応じた前記変換回路の出力信号の誤差を補正するように、前記変換回路の出力信号を変化させる、
請求項９に記載のＡ／Ｄコンバータ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、Ａ／Ｄコンバータに関する。
続きを表示（約 4,600 文字）【背景技術】
【０００２】
アナログ信号をデジタル信号に変換する逐次比較型ＡＤＣ（Ａ／Ｄコンバータ）が知られている。逐次比較型ＡＤＣでは、標本化したアナログ入力信号と、容量性ＤＡＣ（Ｄ／Ａコンバータ）から出力される信号とを比較器によって逐次比較し、その比較結果に基づいてデジタル信号を出力する。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１９２０９９号公報
【０００４】
［概要］
しかしながら、容量性ＤＡＣに生じる寄生容量、容量性ＤＡＣのキャパシタの容量誤差および比較器のオフセットなどにより、比較器による比較を正確にできないことがあった。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、Ａ／Ｄコンバータにより正確に動作させることを可能とする技術を提供することにある。
【０００６】
本開示のある態様のＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、アナログの出力信号と比較基準電圧とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じたアナログの出力信号を生成する変換回路と、入力されるデジタル信号に応じて変換回路の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む補正回路とを有する。変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、下位側回路と上位側回路との間に配置されたスケーリングキャパシタと、を含む。複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。制御回路は、補正回路に入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、補正回路に変換回路の出力信号を補正させるためのデータを取得する。
【０００７】
本開示の別の態様のＡ／Ｄコンバータは、アナログ入力信号をデジタル出力信号に変換する。Ａ／Ｄコンバータは、デジタル入力に応じたアナログの第１の出力信号およびアナログの第２の出力信号を生成する容量性Ｄ／Ａコンバータと、第１の出力信号と第２の出力信号とを比較し、比較結果を出力する比較器と、比較結果に基づいてデジタル入力を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、ＭおよびＮをそれぞれ１以上の整数とするとき、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第１の出力信号を生成する第１変換回路と、入力されるデジタル信号に応じて第１の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第１補正回路と、（Ｍ＋Ｎ）ビットのデジタル信号に応じた第２の出力信号を生成する第２変換回路と、入力されるデジタル信号に応じて第２の出力信号を変化させる、アレイ状に配置された複数の補正キャパシタを含む第２補正回路と、を有する。第１変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第１キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第２キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第２変換回路は、（Ｍ＋Ｎ）ビットのデジタル信号の下位Ｍビットの変換を担う、アレイ状に配置された複数の第３キャパシタを有する下位側回路と、（Ｍ＋Ｎ）ビットのデジタル信号の上位Ｎビットの変換を担う、アレイ状に配置された複数の第４キャパシタを有する上位側回路と、当該下位側回路と当該上位側回路との間に配置されたスケーリングキャパシタと、を含む。第１補正回路が有する複数の補正キャパシタの共通ノードは、複数の第１キャパシタの共通ノードおよび複数の第２キャパシタの共通ノードの一方に接続される。第２補正回路が有する複数の補正キャパシタの共通ノードは、複数の第３キャパシタの共通ノードおよび複数の第４キャパシタの共通ノードの一方に接続される。制御回路は、第１補正回路および第２補正回路のそれぞれに入力されるデジタル信号を逐次的に変化させ、逐次的に生成される比較結果に基づいて、第１補正回路に第１の出力信号を補正させ、第２補正回路に第２の出力信号を補正させるためのデータを取得する。
【０００８】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【図面の簡単な説明】
【０００９】
図１は、第１実施形態に係る逐次比較型ＡＤＣの構成を示すブロック図である。
図２は、参考技術１に係る容量性ＤＡＣの回路図である。
図３は、参考技術２に係る容量性ＤＡＣの回路図である。
図４は、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図５は、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図６Ａは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図６Ｂは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図６Ｃは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図６Ｄは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図６Ｅは、参考技術２に係る容量性ＤＡＣの動作の一例を説明するための図である。
図７は、本開示の一実施形態に係る容量性ＤＡＣの回路図である。
図８Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図８Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図９Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図９Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図１０Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図１０Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図１１Ａは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図１１Ｂは、同実施形態に係る容量性ＤＡＣの動作の一例を説明するための図である。
図１２は、同実施形態に係る容量性ＤＡＣを駆動する制御回路の動作の一例を示すタイミングチャートである。
図１３は、各種の信号が入力される容量性ＤＡＣの信号線を示す図である。
図１４Ａは、参考技術１に係る容量性ＤＡＣを用いた場合の逐次比較型ＡＤＣにおける各コードのＤＮＬの一例を示す図である。
図１４Ｂは、本開示の一実施形態に係る容量性ＤＡＣを用いた場合について、α補正回路の容量値を最適化したあとにおける逐次比較型ＡＤＣにおける各コードのＤＮＬの一例を示す図である。
図１５は、第２実施形態に係る逐次比較型ＡＤＣのブロック図である。
図１６は、第２実施形態に係る容量性ＤＡＣの回路構成を説明するための図である。
図１７は、サンプリング時における容量性ＤＡＣの状態を説明するための図である。
図１８Ａは、２回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。
図１８Ｂは、３回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。
図１８Ｃは、８回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。
図１８Ｄは、９回目の逐次比較において第１補正回路および第２補正回路に入力されるデジタル信号を示す図である。
図１９は、比較器のオフセット、比較データ、反転データおよび取得されるオフセットデータとの関係を示す図である。
図２０は、第１変換回路および第１補正回路の回路図である。
図２１は、抽出できる容量誤差と、容量誤差を抽出するために変換回路に入力されるデジタル信号の２つのコードを示す図である。
図２２は、サンプリング時における容量性ＤＡＣの状態を説明するための図である。
図２３は、１回目の逐次比較における容量性ＤＡＣの状態を説明するための図である。
図２４は、容量誤差、オフセット加算後の反転データおよび容量誤差データの関係を示す図である。
図２５Ａは、サンプリング時における第１変換回路の状態を説明するための図である。
図２５Ｂは、１回目の逐次比較における第１変換回路の状態を説明するための図である。
各逐次比較における第１補正回路の補正値を示す図である。
図２７Ａは、サンプリング時における第２変換回路の状態を説明するための図である。
図２７Ｂは、１回目の逐次比較における第２変換回路の状態を説明するための図である。
図２８は、各逐次比較における第２補正回路の補正値を示す図である。
図２９は、第１補正回路および第２補正回路を使用しない逐次比較型ＡＤＣについて、各コードのＤＮＬを計算した結果を示す図である。
図３０は、第１補正回路および第２補正回路を使用しない逐次比較型ＡＤＣについて、各コードのＩＮＬを計算した結果を示す図である。
図３１は、本実施形態に係る逐次比較型ＡＤＣについて、各コードのＤＮＬを計算した結果を示す図である。
図３２は、本実施形態に係る逐次比較型ＡＤＣについて、各コードのＩＮＬを計算した結果を示す図である。
【００１０】
［詳細な説明］
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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