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公開番号2024106917
公報種別公開特許公報(A)
公開日2024-08-08
出願番号2023011420
出願日2023-01-27
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 12/00 20230101AFI20240801BHJP()
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板と、基板の表面と交差する第1方向に並ぶ複数のメモリ層と、第1方向に延伸する第1ビア配線と、を備える。複数のメモリ層は、それぞれ、第1ビア配線に電気的に接続された第1半導体層と、第1半導体層の第1方向の一方側及び他方側の面に対向する第1ゲート電極と、第1半導体層に対して第1方向と交差する第2方向の一方側に設けられ、第1半導体層に電気的に接続されたメモリ部と、第1半導体層に対して、第2方向の他方側に設けられ、第1ゲート電極に電気的に接続され、第1方向及び第2方向と交差する第3方向に延伸する第1配線と、を備える。
【選択図】図2

特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する第１方向に並ぶ複数のメモリ層と、
前記第１方向に延伸する第１ビア配線と
を備え、
前記複数のメモリ層は、それぞれ、
前記第１ビア配線に電気的に接続された第１半導体層と、
前記第１半導体層の、前記第１方向の一方側及び他方側の面に対向する第１ゲート電極と、
前記第１半導体層に対して、前記第１方向と交差する第２方向の一方側に設けられ、前記第１半導体層に電気的に接続されたメモリ部と、
前記第１半導体層に対して、前記第２方向の他方側に設けられ、前記第１ゲート電極に電気的に接続され、前記第１方向及び前記第２方向と交差する第３方向に延伸する第１配線と
を備える半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記第１ゲート電極は、前記第１半導体層の、前記第３方向の一方側及び他方側の面に対向する
請求項１記載の半導体記憶装置。
【請求項３】
前記第２方向及び前記第３方向に延伸し、前記第１ビア配線、前記第１半導体層及び前記第１ゲート電極の一部を含む断面において、前記第１半導体層は、前記第１ビア配線を囲む
請求項１記載の半導体記憶装置。
【請求項４】
前記複数のメモリ層に対応して前記第１方向に並ぶ複数の前記第１配線の間に、空隙が設けられている
請求項１記載の半導体記憶装置。
【請求項５】
前記第１ゲート電極の前記第２方向の前記第１配線側の端部の前記第２方向における位置は、前記第１ビア配線の前記第２方向の一方側の端部の前記第２方向における位置と、前記第１ビア配線の前記第２方向の他方側の端部の前記第２方向における位置と、の間に設けられている
請求項１記載の半導体記憶装置。
【請求項６】
前記メモリ部は、
前記第１半導体層に電気的に接続された第１電極と、
前記第１電極に対向する第２電極と、
前記第１電極及び前記第２電極の間に設けられた第１絶縁層と
を備える請求項１記載の半導体記憶装置。
【請求項７】
前記メモリ部は、
前記第２電極に含まれる第１導電層と、
前記第１電極に含まれ、前記第１導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第１導電層の前記第３方向の一方側及び他方側の側面に対向する第２導電層と、
前記第２電極に含まれ、前記第２導電層の前記第１方向の一方側及び他方側の側面、並びに、前記第２導電層の前記第３方向の一方側及び他方側の側面に対向する第３導電層と
を備える請求項６記載の半導体記憶装置。
【請求項８】
前記第１方向に隣り合う２つのメモリ層に対応する２つの前記第２導電層の間に、前記２つの第２導電層に接する第２絶縁層が設けられている
請求項７記載の半導体記憶装置。
【請求項９】
メモリセルアレイを備え、
前記メモリセルアレイは、
前記第１方向に並ぶ複数のサブメモリセルアレイと、
前記第１方向に延伸する第２ビア配線と
を備え、
前記複数のサブメモリセルアレイは、それぞれ、
前記複数のメモリ層と、
前記複数のメモリ層に対して前記第１方向の一方側に設けられたトランジスタ層と、
前記第１ビア配線と
を備え、
前記トランジスタ層は、
前記第１ビア配線及び前記第２ビア配線の間に電気的に接続された第２半導体層と、
前記第２半導体層の、前記第１方向の一方側及び他方側の面に対向する第２ゲート電極と、
前記第１方向から見て前記第１配線と重なる位置に設けられ、前記第２ゲート電極に電気的に接続され、前記第３方向に延伸する第２配線と
を備える請求項１記載の半導体記憶装置。
【請求項１０】
前記第１方向に並ぶ複数のメモリチップを備え、
前記複数のメモリチップは、それぞれ、前記複数のサブメモリセルアレイのうちの一つを含む
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 4,500 文字）【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９，５１４，７９２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数のメモリ層と、第１方向に延伸する第１ビア配線と、を備える。複数のメモリ層は、それぞれ、第１ビア配線に電気的に接続された第１半導体層と、第１半導体層の第１方向の一方側及び他方側の面に対向する第１ゲート電極と、第１半導体層に対して第１方向と交差する第２方向の一方側に設けられ、第１半導体層に電気的に接続されたメモリ部と、第１半導体層に対して、第２方向の他方側に設けられ、第１ゲート電極に電気的に接続され、第１方向及び第２方向と交差する第３方向に延伸する第１配線と、を備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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