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公開番号2024083259
公報種別公開特許公報(A)
公開日2024-06-20
出願番号2023199110
出願日2023-11-24
発明の名称半導体パッケージ
出願人き邦科技股分有限公司
代理人弁理士法人服部国際特許事務所
主分類H01L 23/12 20060101AFI20240613BHJP(基本的電気素子)
要約【課題】チップスタックを有し、プロセスの難度を効果的に下げて製造コストを削減する半導体パッケージを提供する。
【解決手段】半導体パッケージ100は、基板110と、複数の第1バンプ120と、第1チップ130と、複数の金属柱140と、複数の第2バンプ150と、第2チップ160と、を含む。基板は、上面111に位置する複数の第1導電性パッド113と、複数の第2導電性パッド114と、を有する。各第1バンプの一端は、各第1導電性パッドに接続される。第1チップは、第1バンプの他端に接続される。各金属柱の一端は、各第2導電性パッド114に接続される。各第2バンプの一端は、各金属柱の他端に接続される。各金属柱の断面積は、各第2バンプの断面積より大きい。第2チップは、第2バンプの他端に接続され、且つ、第1チップの上方に位置している。
【選択図】図1
特許請求の範囲【請求項１】
上面（１１１）と、複数の第１導電性パッド（１１３）と、複数の第２導電性パッド（１１４）と、を有し、前記第１導電性パッド及び前記第２導電性パッドは前記上面に位置している基板（１１０）と、
各第１バンプ（１２０）の一端は各前記第１導電性パッドに接続されている複数の前記第１バンプと、
前記第１バンプの他端に接続されている第１チップ（１３０）と、
複数の金属柱（１４０）であって、各前記金属柱の一端は各前記第２導電性パッドに接続されている複数の前記金属柱と、
複数の第２バンプ（１５０）であって、各前記第２バンプの一端は各前記金属柱の他端に接続され、各前記金属柱の断面積は前記第２バンプのそれぞれの断面積より大きい複数の前記第２バンプと、
前記第２バンプの他端に接続され、且つ前記第１チップの上方に位置している第２チップ（１６０）と、を備えていることを特徴とする半導体パッケージ。
続きを表示（約 980 文字）【請求項２】
前記基板の前記上面に設置され、且つ前記第１バンプ、前記第１チップ、前記金属柱、前記第２バンプ、及び前記第２チップを被覆する封止層（１７０）を備えていることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記封止層及び前記基板を被覆する電磁波シールド層（１８０）を備えていることを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
何れか１つの前記金属柱の側面が前記電磁波シールド層に電気的に接続されていることを特徴とする請求項３に記載の半導体パッケージ。
【請求項５】
前記封止層は貫通孔（１７１）を有し、何れか１つの前記金属柱は前記貫通孔により前記封止層の外に露出されていると共に前記電磁波シールド層に接続されていることを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記基板は再配線層であり、前記基板は複数の第１回路層（１１６）及び複数の第２回路層（１１７）を有し、各前記第１回路層は各前記第１導電性パッドに電気的に接続され、各前記第２回路層は各前記第２導電性パッドに電気的に接続され、何れか１つの前記第２回路層が前記電磁波シールド層に電気的に接続されていることを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
複数の前記第１チップを有し、各前記第１チップは前記第１バンプの他端に接続され、且つ前記第１チップは全て前記第２チップの下方に位置していることを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
各前記第２バンプの断面積を１とすると、
各前記第２バンプの断面積と各前記金属柱の断面積との比率は１：１～１：３の間の範囲であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
各前記金属柱の高さは各前記第１バンプの高さより高いことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
各前記第１バンプの前記高さを１とすると、
各前記第１バンプの前記高さと各前記金属柱の前記高さとの比率は１：１～１：５の間の範囲であることを特徴とする請求項９に記載の半導体パッケージ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関し、更に詳しくは、チップスタック（ｃｈｉｐｓｔａｃｋ）を有する半導体パッケージに関するものである。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
ウェアラブルデバイスが大量に使用されるに連れ、業界では集積回路のサイズに対する要求が高まっており、現在集積回路は小型化に向けて発展している。また、サイズを縮小させると同時に演算速度を高める必要があるが、単一のチップに設置可能なトランジスタの数量を増やすことは難しく、チップスタックパッケージが集積回路の演算速度を高めるための主要な技術の１つとなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
チップスタックは単一の半導体パッケージにバンプ構造を利用して２つ以上のチップを立体的に積み上げ、サイズに限りがある中で複数のチップを積み上げることによって全体的な演算速度を高めることができる。チップを垂直に積み上げるには高さのあるバンプにより２つのチップの間隔を空けて、積み上げられたチップに反りが生じたり、放熱しにくくなる等の問題を防止する必要があるが、高さのあるバンプを製造するのはプロセスが難しくなり、コストも大幅に上昇した。
【０００４】
そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本発明の提案に至った。
【０００５】
本発明者は、鋭意研究した結果、金属柱により第２チップを持ち上げ、第１チップ及び第２チップを相互に積み上げる技術により、上記目的を達成できることを見出した。
【０００６】
本発明は、上述の状況に鑑みてなされたものであり、その目的は、半導体パッケージを提供することにある。半導体パッケージは、チップスタックを有するパッケージのほか、プロセスの難度を効果的に下げて製造コストを削減する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は以下の手段を採用する。
本発明の一態様に係る半導体パッケージは、基板と、複数の第１バンプと、第１チップと、複数の金属柱と、複数の第２バンプと、第２チップと、を含んで構成されている。前記基板は上面と、複数の第１導電性パッドと、複数の第２導電性パッドと、を有し、前記第１導電性パッド及び前記第２導電性パッドは前記上面に位置している。前記第１バンプのそれぞれの一端は前記第１導電性パッドのそれぞれに接続され、前記第１チップは前記第１バンプの他端に接続され、前記金属柱のそれぞれの一端は前記第２導電性パッドのそれぞれに接続され、前記第２バンプのそれぞれの一端は前記金属柱のそれぞれの他端に接続されている。前記金属柱のそれぞれの断面積は前記第２バンプのそれぞれの断面積より大きく、前記第２チップは前記第２バンプの他端に接続され、且つ前記第２チップは前記第１チップの上方に位置している。
【発明の効果】
【０００８】
本発明は、上記に説明したように構成されているので、以下に記載されるような効果を奏する。
本発明によると、２段式の金属柱及び第２バンプにより第２チップを持ち上げ、第１チップを第２チップの下方に位置させることでチップスタックを有する半導体パッケージを達成させている。また、２段式構造により第２チップを支持することで、プロセスの複雑さを緩和し、プロセスの歩留まりを高めている。
【０００９】
本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。
【図面の簡単な説明】
【００１０】
本発明の第１実施例に係る半導体パッケージを示す断面図である。
本発明の第１実施例に係る半導体パッケージの金属柱と第２バンプの接続箇所を示す断面図である。
本発明の第１実施例に係る半導体パッケージを示す部分拡大図である。
本発明の第２実施例に係る半導体パッケージを示す断面図である。
本発明の第３実施例に係る半導体パッケージを示す断面図である。
本発明の第４実施例に係る半導体パッケージを示す断面図である。
本発明の第４実施例に係る半導体パッケージを示す平面図である。
本発明の第５実施例に係る半導体パッケージを示す断面図である。
本発明の第５実施例に係る半導体パッケージを示す平面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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