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公開番号2024068667
公報種別公開特許公報(A)
公開日2024-05-20
出願番号2023191158
出願日2023-11-08
発明の名称接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子
出願人リサーチアンドビジネスファウンデーションソンギュングァンユニバーシティ,RESEARCH & BUSINESS FOUNDATION SUNGKYUNKWAN UNIVERSITY
代理人個人
主分類H10B 51/30 20230101AFI20240513BHJP()
要約【課題】独立して互いに異なる方向の分極制御特性を有し、2ビットのメモリーが実現可能な接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子を提供すること。
【解決手段】水平にのみ分極が可能な強誘電性特性を有する物質を含む第1の分極層と、前記第1の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第2の分極層と、前記第1の分極層にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極と、前記第2の分極層の上に配置されたゲート電極と、を備える接合構造素子。
【選択図】図1

特許請求の範囲【請求項１】
水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、
前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、
前記第１の分極層にそれぞれ接触し、互いに離間しているソース電極及びドレイン電極と、
前記第２の分極層の上に配置されたゲート電極と、
を備える、接合構造素子。
続きを表示（約 1,200 文字）【請求項２】
前記接合構造素子は、前記第１の分極層及び前記第２の分極層の間に配置され、非誘電性及び絶縁特性を有する物質を含む絶縁層をさらに備える、請求項１に記載の接合構造素子。
【請求項３】
前記絶縁層の層厚は、５～１５ｎｍである、請求項２に記載の接合構造素子。
【請求項４】
前記絶縁層は、ｈ－ＢＮを含む、請求項２に記載の接合構造素子。
【請求項５】
前記第１の分極層と前記第２の分極層は、ＣｕＩｎＰ
２
Ｓ
６
（ＣＩＰＳ）及びＳｎＳを含む群からそれぞれ独立して互いに異なるように選択された一種以上の物質を含む、請求項１に記載の接合構造素子。
【請求項６】
前記第１の分極層は、ＳｎＳを含み、
前記第２の分極層は、ＣＩＰＳを含む、請求項５に記載の接合構造素子。
【請求項７】
前記ソース電極と前記ドレイン電極との間に予め決定された第１のしきい値電圧以上の電圧が印加される場合、前記第１の分極層は水平方向に分極されるか、あるいは、分極状態が解消され、
前記ゲート電極に電圧が印加される場合、前記第２の分極層は垂直方向に分極されるか、あるいは、分極状態が解消され、
前記第１の分極層の分極有無及び前記第２の分極層の分極有無は、それぞれ独立して前記第１の分極層の電気伝導度を決定する、請求項１に記載の接合構造素子。
【請求項８】
前記第１の分極層及び前記第２の分極層は、それぞれ水平方向及び垂直方向に分極される場合に飽和分極される、請求項７に記載の接合構造素子。
【請求項９】
前記接合構造素子は、
第１の抵抗状態と、前記第１の抵抗状態よりも電気伝導度が高い第４の抵抗状態と、前記第１の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第２の抵抗状態と、前記第２の抵抗状態及び前記第４の抵抗状態の間の電気伝導度を有する第３の抵抗状態と、を有することが可能であり、
前記第１の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現され、
前記第２の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に負の電圧を印加して実現され、
前記第３の抵抗状態は、前記ソース電極と前記ドレイン電極との間に正の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現され、
前記第４の抵抗状態は、前記ソース電極と前記ドレイン電極との間に負の電圧を、かつ、前記ゲート電極に正の電圧を印加して実現される、請求項７に記載の接合構造素子。
【請求項１０】
前記第１の分極層の層厚は、５～１５ｎｍであり、
前記第２の分極層の層厚は、６０～１００ｎｍである、請求項１に記載の接合構造素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、接合構造素子、この製造方法及びこれを備えるインメモリーコンピューター素子に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
ムーアの法則に基づくＳｉベースの集積回路は、素子の大きさそれ自体のスケール限界に達しただけではなく、データ処理回路と記憶素子が分離された物理的な形態に起因するノイマン・ボトルネック（ｂｏｔｔｌｅｎｅｃｋ）現象のためデータ処理速度の限界を有する。２次元素材ベースの素子は、超薄膜の形状のファンデルワールス（ｖａｎｄｅｒＷａａｌｓ；ｖｄＷ）積層構造と欠陥のない平らな表面を有しているとともに、半導体、導体、絶縁体として活用可能な特性を用いてスケーリング限界を乗り越えることができる。併せて、インメモリーコンピューティング（ｉｎ－ｍｅｍｏｒｙｃｏｍｐｕｔｉｎｇ；メモリー素子内においてデータ処理を行う）素子を実現することにより、既存のデータ処理の限界を乗り越えることができる。
【０００３】
強誘電性電界効果トランジスター（Ｆｅｒｒｏｅｌｅｃｔｒｉｃｆｉｅｌｄ－ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ；ＦｅＦＥＴ）は、インメモリーコンピューティング素子が実現可能な素子の一つとして研究されているが、既存の強誘電物質（酸化物及びペロブスカイト）に基づいて実現されたＦｅＦＥＴは、低品質インターフェース（ｉｎｔｅｒｆａｃｅ）、ＣＭＯＳ非互換性（ＣＭＯＳｉｎｃｏｍｐａｔｉｂｉｌｉｔｙ）、電荷トラップ（ｃｈａｒｇｅｔｒａｐ）、ゲート漏れ（ｇａｔｅｌｅａｋａｇｅ）などの素材の限界点を有しているが故に活用に困難さを有する。のみならず、素子動作の不安定性という問題も抱えている。既存の多重ビット強誘電性電界効果トランジスター（ｍｕｌｔｉ－ｂｉｔＦｅＦＥＴ）は、２種類（ポジティブ、ネガティブ）の飽和分極（ｓａｔｕｒａｔｅｄｐｏｌａｒｉｚａｔｉｏｎ）状態の間においてポジティブ、ネガティブの分極が混在している中間状態（ｉｎｔｅｒｍｅｄｉａｔｅｓｔａｔｅ）を実現して多重ビットのメモリーの状態を実現していた。このような中間状態の実現は、電気パルス入力の大きさと幅などを調節して行われたが、分極が混在している中間状態の特性からみて、動作ごとに同一の分極状態の実現が不可能であるが故に、動作特性のばらつきという原理的な限界を有する。
【０００４】
２次元強誘電素材（ＯＯＰ分極制御に基づくＣＩＰＳ、１Ｔ－ＷＴｅ
２
、ＩＰ分極制御に基づくＳｎＳ、ＳｎＴｅ、ＳｎＳｅ、ＧｅＳ、β’－Ｉｎ
２
Ｓｅ
３
、ＢＡ
２
ＰｂＣｌ
４
、同位相（ＩＰ）－逆位相（ＯＯＰ）の相関的な分極制御に基づくα－Ｉｎ
２
Ｓｅ
３
）は、結晶性構造及びダングリングボンドフリーのｖｄＷ表面を有していることから、既存の強誘電物質の素材の限界（低品質インターフェース、電荷トラップ、ゲート漏れ）を乗り越えられる素材である。但し、構成素材が異なるとしても、ＦｅＦＥＴ素子の構造が同一（単一の強誘電素材をチャンネル（ｃｈａｎｎｅｌ）として活用）であるため、多重メモリーの実現という側面からみて、強誘電性酸化物やペロブスカイトと同じような原理的な限界（分極中間の活用に起因する不均一な動作特性）を有する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの目的は、独立して互いに異なる方向の分極制御特性を有する接合構造素子を提供することである。
【０００６】
本発明の他の目的は、前記接合構造素子の製造方法を提供することである。
【０００７】
本発明のさらに他の目的は、前記接合構造素子を備えるインメモリーコンピューター素子を提供することである。
【課題を解決するための手段】
【０００８】
一側面において、本発明は、水平にのみ分極が可能な強誘電性特性を有する物質を含む第１の分極層と、前記第１の分極層の上に配置され、垂直にのみ分極が可能な強誘電性特性を有する物質を含む第２の分極層と、前記第１の分極層にそれぞれ接触し、互いに離間しているソース（ｓｏｕｒｃｅ）電極及びドレイン（ｄｒａｉｎ）電極と、前記第２の分極層の上に配置されたゲート電極と、を備える接合構造素子を提供する。
【０００９】
一実施形態において、前記接合構造素子は、前記第１の分極層及び前記第２の分極層の間に配置され、非誘電性及び絶縁特性を有する物質を含む絶縁層をさらに備えていてもよい。
【００１０】
一実施形態において、前記絶縁層の層厚は、約５～１５ｎｍであってもよい。
（【００１１】以降は省略されています）

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