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公開番号2024043330
公報種別公開特許公報(A)
公開日2024-03-29
出願番号2022148456
出願日2022-09-16
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人イトーシン国際特許事務所
主分類H03K 19/0175 20060101AFI20240322BHJP(基本電子回路)
要約【課題】 ZQキャリブレーションに要する時間を増大させることなく、正確な調整を可能にする。
【解決手段】実施形態の半導体装置は、第1送信信号が与えられる第1パッドと、第2送信信号が与えられる第2パッドと、前記第1パッドに対応して設けられ、前記第1パッドに前記第1送信信号を出力する第1出力ドライバと、前記第2パッドに対応して設けられ、前記第2パッドに前記第2送信信号を出力する第2出力ドライバと、前記第1パッドに対応して設けられた第1基準抵抗と、前記第2パッドに対応して設けられた第2基準抵抗と、前記第1基準抵抗を用いて前記第1出力ドライバの抵抗値をキャリブレーションする第1設定回路と、前記第2基準抵抗を用いて前記第2出力ドライバの抵抗値をキャリブレーションする第2設定回路と、を具備する。
【選択図】図8
特許請求の範囲【請求項１】
第１送信信号が与えられる第１パッドと、
第２送信信号が与えられる第２パッドと、
前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、
前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、
前記第１パッドに対応して設けられた第１基準抵抗と、
前記第２パッドに対応して設けられた第２基準抵抗と、
前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、
前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、
を具備する半導体装置。
続きを表示（約 1,500 文字）【請求項２】
外付け基準抵抗を用いて、前記第１基準抵抗の抵抗値及び前記第２基準抵抗の抵抗値をそれぞれキャリブレーションする基準抵抗設定回路を更に具備する、
請求項１に記載の半導体装置。
【請求項３】
前記基準抵抗設定回路は、前記第１基準抵抗の抵抗値をキャリブレーションした後、前記第２基準抵抗の抵抗値をキャリブレーションし、
前記第１及び第２設定回路は、それぞれ前記第１出力ドライバの抵抗値のキャリブレーションと前記第２出力ドライバの抵抗値のキャリブレーションとを個別に実行する、
請求項２に記載の半導体装置。
【請求項４】
前記第１の基準抵抗は、前記第１パッドと前記第１出力ドライバの出力端との経路上と電源端子との間に設けられ、
前記第２の基準抵抗は、前記第２パッドと前記第２出力ドライバの出力端との経路上と電源端子との間に設けられる、
請求項２に記載の半導体装置。
【請求項５】
前記外付け基準抵抗が接続される第３パッドと、
前記第１パッドに対応して設けられ、前記第１パッドと前記第１出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第１スイッチと、
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第２スイッチと、を更に具備する、
請求項２に記載の半導体装置。
【請求項６】
前記第１スイッチと前記第３パッドとの間の経路上の電圧と基準電圧とを比較すると共に、前記第２スイッチと前記第３パッドとの間の経路上の電圧と前記基準電圧とを比較する第１比較器を更に具備し、
前記基準抵抗設定回路は、前記第１比較器の出力を所定値に収束させるように前記第１基準抵抗の抵抗値をキャリブレーションすると共に、前記第１比較器の出力を所定値に収束させるように前記第２基準抵抗の抵抗値をキャリブレーションする、
請求項５に記載の半導体装置。
【請求項７】
前記第１パッドに対応して設けられ、前記第１パッドと前記第１出力ドライバの出力端との経路上の電圧と前記基準電圧とを比較する第２比較器と、
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上の電圧と前記基準電圧とを比較する第３比較器と、を更に具備し、
前記第１設定回路は、前記第２比較器の出力を所定値に収束させるように前記第１出力ドライバの抵抗値をキャリブレーションし、
前記第２設定回路は、前記第３比較器の出力を所定値に収束させるように前記第２出力ドライバの抵抗値をキャリブレーションする
請求項５に記載の半導体装置。
【請求項８】
前記第２比較器は、前記第１パッドに対応して設けられ、前記第１パッドを介して受信される受信信号と前記基準電圧とを比較する第１受信レシーバにより構成され、
前記第３比較器は、前記第２パッドに対応して設けられ、前記第２パッドを介して受信される受信信号と前記基準電圧とを比較する第２受信レシーバにより構成される
請求項７に記載の半導体装置。
【請求項９】
前記第１基準抵抗は、前記第１パッドに対応して設けられる第１終端抵抗により構成され、
前記第２基準抵抗は、前記第２パッドに対応して設けられる第２終端抵抗により構成される
請求項７に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来、高速伝送が可能なＯＣＤ（オフチップドライバ）回路の出力ドライバには、温度や電圧変動によるインピーダンスずれを抑制するためのキャリブレーション（以下、ＺＱキャリブレーションという）を実行するキャリブレーション回路が採用されることがある。キャリブレーション回路は、出力ドライバを構成するトランジスタのオン抵抗の調整を行う。
【０００３】
しかしながら、ＺＱキャリブレーションは、調整値の算出に比較的長時間を要するとともに、正確な調整が困難である。
【先行技術文献】
【特許文献】
【０００４】
特開２０１８－１５２１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、ＺＱキャリブレーションに要する時間を増大させることなく、正確な調整を可能にすることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１送信信号が与えられる第１パッドと、第２送信信号が与えられる第２パッドと、前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、前記第１パッドに対応して設けられた第１基準抵抗と、前記第２パッドに対応して設けられた第２基準抵抗と、前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、を具備する。
【図面の簡単な説明】
【０００７】
実施形態に関わるメモリシステムの構成例を示すブロック図。
本実施形態の不揮発性メモリの構成例を示すブロック図。
ロジック制御回路２１の構成の一部を示す回路図。
入出力回路２２の一部の構成を示すブロック図。
ＯＣＤ回路５０の構成の一例を示す回路図。
抵抗回路５００の具体的な構成の一例を示す回路図。
ＺＱキャリブレーションの処理の流れを示す説明図。
実施形態の動作を説明するための回路図。
実施形態の動作を説明するための回路図。
実施形態の動作を説明するための回路図。
第２の実施形態を示す回路図。
第３の実施形態を示す回路図。
ＯＤＴ回路７００の具体的な構成の一例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【０００９】
（第１の実施形態）
ＮＡＮＤ型メモリ等の半導体装置は、各種信号の伝送のために、複数のＤＱパッドを有する。一般的なＺＱキャリブレーションでは、１つの外付け抵抗を利用し、１つのＺＱパッドに接続される出力ドライバのオン抵抗を調整するための調整値を求め、求めた調整値を用いて全てのＤＱパッドに接続される出力ドライバのオン抵抗のキャリブレーションを実施する。しかし、各ＤＱパッドに接続された出力ドライバは、それぞれ、チップにおける位置が異なり、出力ドライバを構成するトランジスタの特性が、製造プロセスのばらつきにより、異なる場合がある。したがって、上記の場合には、各ＤＱパッドに接続された出力ドライバのオン抵抗をチップ内で一律に設定する場合、出力ドライバ間で出力特性のばらつきを補正することができない可能性がある。そこで、全出力ドライバのオン抵抗をばらつき無く設定するために、１つの外付け抵抗を利用し、各ＤＱパッドに接続されたＯＣＤ回路毎に、出力ドライバのオン抵抗のキャリブレーションを順に実施する手法が考えられる。しかしながら、この場合には、全てのＤＱパッドに接続される出力ドライバ毎に調整値を求める必要があり、ＺＱキャリブレーションの実施に極めて長い時間を要する。
【００１０】
そこで、本実施形態は、ＤＱパッド毎に設けられた各ＯＣＤ回路内にそれぞれ基準抵抗を設けることで、各ＤＱの出力ドライバのＺＱキャリブレーションを同時に実施可能にするものである。なお、本実施形態はＮＡＮＤ型メモリの出力ドライバに適用する例を説明するが、これに限定されるものではない。
（【００１１】以降は省略されています）

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