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公開番号2025180702
公報種別公開特許公報(A)
公開日2025-12-11
出願番号2024088222
出願日2024-05-30
発明の名称半導体装置及びその製造方法
出願人国立大学法人東京科学大学
代理人個人
主分類H10D 84/83 20250101AFI20251204BHJP()
要約【課題】小型化可能な半導体装置を提供する。
【解決手段】半導体装置100は、基板10上に設けられ、P型を有する第1チャネル半導体層21Aと、第1チャネル半導体層を挟み、N型を有する一対の第1ソースドレイン半導体層22A、23Aと、一対の第1ソースドレイン半導体層の間において、第1チャネル半導体層とで第1ゲート絶縁膜24Aを挟む第1ゲート電極25Aと、第1チャネル半導体層の上方に第1チャネル半導体層から離れて設けられ、P型を有する第2チャネル半導体層21Bと、一対の第1ソースドレイン半導体層に夫々電気的に接続され、第2チャネル半導体層を挟み、N型を有する一対の第2ソースドレイン半導体層22B、23Bと、一対の第2ソースドレイン半導体層の間において、第2チャネル半導体層とで第2ゲート絶縁膜を挟み第1ゲート電極と電気的に接続される第2ゲート電極25Bと、を有する第1トランジスタTr1を備える。
【選択図】図4
特許請求の範囲【請求項１】
基板と、
前記基板上に設けられ、第１導電型を有する第１チャネル半導体層と、
前記基板上に設けられ、前記第１チャネル半導体層を挟み、前記第１導電型とは異なる第２導電型を有する一対の第１ソースドレイン半導体層と、
前記一対の第１ソースドレイン半導体層の間において、前記第１チャネル半導体層とで第１ゲート絶縁膜を挟む第１ゲート電極と、
前記第１チャネル半導体層の上方に前記第１チャネル半導体層から離れて設けられ、前記第１導電型を有する第２チャネル半導体層と、
前記一対の第１ソースドレイン半導体層上に設けられ、前記一対の第１ソースドレイン半導体層にそれぞれ電気的に接続され、前記第２チャネル半導体層を挟み、前記第２導電型を有する一対の第２ソースドレイン半導体層と、
前記一対の第２ソースドレイン半導体層の間において、前記第２チャネル半導体層とで第２ゲート絶縁膜を挟み前記第１ゲート電極と電気的に接続される第２ゲート電極と、
を有する第１トランジスタと、
を備える半導体装置。
続きを表示（約 1,800 文字）【請求項２】
前記基板上に設けられ、前記第１導電型及び前記第２導電型のいずれか一方の第３導電型を有する第３チャネル半導体層と、
前記基板上に設けられ、前記第３チャネル半導体層を挟み、前記第３導電型とは異なる第４導電型を有する一対の第３ソースドレイン半導体層と、
前記一対の第３ソースドレイン半導体層の間において、前記第３チャネル半導体層とで第３ゲート絶縁膜を挟む第３ゲート電極と、
を有する第２トランジスタと、
前記第３チャネル半導体層の上方に前記第３チャネル半導体層から離れて設けられ、前記第４導電型を有する第４チャネル半導体層と、
前記一対の第３ソースドレイン半導体層の上方に前記一対の第３ソースドレイン半導体層から離れて設けられ、前記第４チャネル半導体層を挟み、前記第３導電型を有する一対の第４ソースドレイン半導体層と、
前記一対の第４ソースドレイン半導体層の間において、前記第４チャネル半導体層とで第４ゲート絶縁膜を挟み前記第３ゲート電極と電気的に接続される第４ゲート電極と、
を有する第３トランジスタと、
を備える、請求項１に記載の半導体装置。
【請求項３】
前記基板上に設けられ、前記第２導電型を有する第５チャネル半導体層と、
前記基板上に設けられ、前記第５チャネル半導体層を挟み、前記第１導電型を有する一対の第５ソースドレイン半導体層と、
前記一対の第５ソースドレイン半導体層の間において、前記第５チャネル半導体層とで第５ゲート絶縁膜を挟む第５ゲート電極と、
前記第５チャネル半導体層の上方に前記第５チャネル半導体層から離れて設けられ、前記第２導電型を有する第６チャネル半導体層と、
前記一対の第５ソースドレイン半導体層上に設けられ、前記一対の第５ソースドレイン半導体層にそれぞれ電気的に接続され、前記第６チャネル半導体層を挟み、前記第１導電型を有する一対の第６ソースドレイン半導体層と、
前記一対の第６ソースドレイン半導体層の間において、前記第６チャネル半導体層とで第６ゲート絶縁膜を挟み前記第５ゲート電極に電気的に接続する第６ゲート電極と、
を有する第４トランジスタを備える、請求項２に記載の半導体装置。
【請求項４】
前記第２チャネル半導体層のうち前記基板から最も離れた箇所の前記基板からの第１高さと、前記第４チャネル半導体層のうち前記基板から最も離れた箇所の前記基板からの第２高さと、の差の絶対値は、前記第１高さの０．１倍以下である、請求項２または３に記載の半導体装置。
【請求項５】
前記第３ゲート絶縁膜の厚さ及び前記第４ゲート絶縁膜の厚さは、いずれも前記第１ゲート絶縁膜の厚さ及び前記第２ゲート絶縁膜の厚さのいずれよりも大きい請求項２または３に記載の半導体装置。
【請求項６】
前記第１トランジスタの第１チャネル半導体層と前記基板とは接する請求項１から３のいずれか一項に記載の半導体装置。
【請求項７】
前記第１チャネル半導体層及び前記第３チャネル半導体層と、前記第２チャネル半導体層及び前記第４チャネル半導体層と、のうちいずれか一方はＦｉｎ構造であり、前記第１チャネル半導体層及び前記第３チャネル半導体層と、前記第２チャネル半導体層及び前記第４チャネル半導体層と、の他方はナノシート構造である、請求項２または３に記載の半導体装置。
【請求項８】
前記第２トランジスタ及び前記第３トランジスタを有する一対のインバータ回路を含む双安定回路と、前記双安定回路の記憶ノードに接続された前記第１トランジスタであるパスゲートトランジスタと、を有するＳＲＡＭセルを備える、請求項２または３に記載の半導体装置。
【請求項９】
前記第１トランジスタ及び前記第４トランジスタを有するトランスファーゲートを備える、請求項３に記載の半導体装置。
【請求項１０】
前記第２トランジスタ及び前記第３トランジスタを有するインバータ回路を有し、前記第１トランジスタは、前記第３トランジスタと第１電源線との間に接続され、前記第４トランジスタは、前記第２トランジスタと第２電源線との間に接続され、前記第３導電型は前記第２導電型であるトライステートインバータを備える、請求項３に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
続きを表示（約 5,300 文字）【背景技術】
【０００２】
ＦｉｎＦＥＴ（Field Effect Transistor）またはナノシートトランジスタのＰチャネルトランジスタとＮチャネルトランジスタを積層したＣＦＥＴ（Complementary Field Effect Transistor）が知られている。
【先行技術文献】
【非特許文献】
【０００３】
Kevin Zhang, Semiconductor Industry: Present & Future, 2024 IEEE International Solid-State Circuits Conference digest of technical papers, pp. 10-15, (2024).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＦＥＴは、互いにゲート電極が電気的に接続されたＰチャネルトランジスタとＮチャネルトランジスタを積層している。このため、ＰチャネルトランジスタまたはＮチャネルトランジスタを単体として用いる場合には、用いない方のトランジスタを形成しない、または、電気的に動作させない。これにより、チップサイズが大きくなる。
【０００５】
本開示は、小型化可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の実施形態は、基板と、前記基板上に設けられ、第１導電型を有する第１チャネル半導体層と、前記基板上に設けられ、前記第１チャネル半導体層を挟み、前記第１導電型とは異なる第２導電型を有する一対の第１ソースドレイン半導体層と、前記一対の第１ソースドレイン半導体層の間において、前記第１チャネル半導体層とで第１ゲート絶縁膜を挟む第１ゲート電極と、前記第１チャネル半導体層の上方に前記第１チャネル半導体層から離れて設けられ、前記第１導電型を有する第２チャネル半導体層と、前記一対の第１ソースドレイン半導体層上に設けられ、前記一対の第１ソースドレイン半導体層にそれぞれ電気的に接続され、前記第２チャネル半導体層を挟み、前記第２導電型を有する一対の第２ソースドレイン半導体層と、前記一対の第２ソースドレイン半導体層の間において、前記第２チャネル半導体層とで第２ゲート絶縁膜を挟み前記第１ゲート電極と電気的に接続される第２ゲート電極と、を有する第１トランジスタと、を備える半導体装置である。
【０００７】
本開示の実施形態は、基板上に設けられ、第１導電型を有する第１チャネル半導体層と、前記基板上に設けられ、前記第１チャネル半導体層を挟み、前記第１導電型とは異なる第２導電型を有する一対の第１ソースドレイン半導体層と、前記一対の第１ソースドレイン半導体層の間において、前記第１チャネル半導体層とで第１ゲート絶縁膜を挟む第１ゲート電極と、前記第１チャネル半導体層の上方に前記第１チャネル半導体層から離れて設けられ、前記第１導電型を有する第２チャネル半導体層と、前記一対の第１ソースドレイン半導体層上に設けられ、前記一対の第１ソースドレイン半導体層にそれぞれ電気的に接続され、前記第２チャネル半導体層を挟み、前記第２導電型を有する一対の第２ソースドレイン半導体層と、前記一対の第２ソースドレイン半導体層の間において、前記第２チャネル半導体層とで第２ゲート絶縁膜を挟み前記第１ゲート電極と電気的に接続される第２ゲート電極と、を有する第１トランジスタと、前記基板上に設けられ、前記第２導電型を有する第３チャネル半導体層と、前記基板上に設けられ、前記第３チャネル半導体層を挟み、前記第１導電型を有する一対の第３ソースドレイン半導体層と、前記一対の第３ソースドレイン半導体層の間において、前記第３チャネル半導体層とで第３ゲート絶縁膜を挟む第３ゲート電極と、を有する第２トランジスタと、前記第３チャネル半導体層の上方に前記第３チャネル半導体層から離れて設けられ、前記第１導電型を有する第４チャネル半導体層と、前記一対の第３ソースドレイン半導体層の上方に前記一対の第３ソースドレイン半導体層から離れて設けられ、前記第４チャネル半導体層を挟み、前記第２導電型を有する一対の第４ソースドレイン半導体層と、前記一対の第４ソースドレイン半導体層の間において、前記第４チャネル半導体層とで第４ゲート絶縁膜を挟み前記第３ゲート電極と電気的に接続される第４ゲート電極と、を有する第３トランジスタと、を備える、半導体装置の製造方法であって、前記基板上に第１半導体層と、前記第１半導体層の上方に前記第１半導体層から離れて第２半導体層と、前記基板上に第３半導体層と、前記第３半導体層の上方に前記第３半導体層から離れて第４半導体層と、を形成する工程と、前記第３半導体層を挟む前記一対の第３ソースドレイン半導体層を形成する工程と、前記第１半導体層を挟む前記一対の第１ソースドレイン半導体層と、前記第２半導体層を挟む前記一対の第２ソースドレイン半導体層と、前記第４半導体層を挟む前記一対の第４ソースドレイン半導体層とを同時に形成する工程と、を含む、半導体装置の製造方法である。
【０００８】
本開示の実施形態は、基板上に設けられ、第１導電型を有する第１チャネル半導体層と、前記基板上に設けられ、前記第１チャネル半導体層を挟み、前記第１導電型とは異なる第２導電型を有する一対の第１ソースドレイン半導体層と、前記一対の第１ソースドレイン半導体層の間において、前記第１チャネル半導体層とで第１ゲート絶縁膜を挟む第１ゲート電極と、前記第１チャネル半導体層の上方に前記第１チャネル半導体層から離れて設けられ、前記第１導電型を有する第２チャネル半導体層と、前記一対の第１ソースドレイン半導体層上に設けられ、前記一対の第１ソースドレイン半導体層にそれぞれ電気的に接続され、前記第２チャネル半導体層を挟み、前記第２導電型を有する一対の第２ソースドレイン半導体層と、前記一対の第２ソースドレイン半導体層の間において、前記第２チャネル半導体層とで第２ゲート絶縁膜を挟み前記第１ゲート電極と電気的に接続される第２ゲート電極と、を有する第１トランジスタと、前記基板上に設けられ、前記第１導電型を有する第３チャネル半導体層と、前記基板上に設けられ、前記第３チャネル半導体層を挟み、前記第２導電型を有する一対の第３ソースドレイン半導体層と、前記一対の第３ソースドレイン半導体層の間において、前記第３チャネル半導体層とで第３ゲート絶縁膜を挟む第３ゲート電極と、を有する第２トランジスタと、前記第３チャネル半導体層の上方に前記第３チャネル半導体層から離れて設けられ、前記第２導電型を有する第４チャネル半導体層と、前記一対の第３ソースドレイン半導体層の上方に前記一対の第３ソースドレイン半導体層から離れて設けられ、前記第４チャネル半導体層を挟み、前記第１導電型を有する一対の第４ソースドレイン半導体層と、前記一対の第４ソースドレイン半導体層の間において、前記第４チャネル半導体層とで第４ゲート絶縁膜を挟み前記第３ゲート電極と電気的に接続される第４ゲート電極と、を有する第３トランジスタと、を備える、半導体装置の製造方法であって、前記基板上に第１半導体層と、前記第１半導体層の上方に前記第１半導体層から離れて第２半導体層と、前記基板上に第３半導体層と、前記第３半導体層の上方に前記第３半導体層から離れて第４半導体層と、を形成する工程と、前記第１半導体層を挟む前記一対の第１ソースドレイン半導体層と、前記第２半導体層を挟む前記一対の第２ソースドレイン半導体層と、前記第３半導体層を挟む前記一対の第３ソースドレイン半導体層と、を同時に形成する工程と、前記第４半導体層を挟む前記一対の第４ソースドレイン半導体層を形成する工程と、を含む、半導体装置の製造方法である。
【発明の効果】
【０００９】
開示の技術によれば、小型化することができる。
【図面の簡単な説明】
【００１０】
図１は、第１実施形態に係る半導体装置の断面模式図である。
図２は、第１実施形態における第２領域の斜視図である。
図３（Ａ）及び図３（Ｂ）は、第１実施形態における第２領域の断面図である。
図４（Ａ）及び図４（Ｂ）は、第１実施形態における第１領域の断面図である。
図５（Ａ）及び図５（Ｂ）は、第１実施形態における第３領域の断面図である。
図６（Ａ）及び図６（Ｂ）は、第２比較形態における第３領域の断面図である。
図７（Ａ）から図７（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図８（Ａ）から図８（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図９（Ａ）から図９（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１０（Ａ）から図１０（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１１（Ａ）から図１１（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１２（Ａ）から図１２（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１３（Ａ）から図１３（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１４（Ａ）から図１４（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１５（Ａ）から図１５（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１６（Ａ）から図１６（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１７（Ａ）から図１７（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１８（Ａ）から図１８（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図１９（Ａ）から図１９（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図２０（Ａ）から図２０（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図２１（Ａ）から図２１（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図２２（Ａ）から図２２（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図２３（Ａ）から図２３（Ｆ）は、第１実施形態に係る半導体装置の製造方法１を示す断面図である。
図２４（Ａ）～図２４（Ｆ）は、第１実施形態に係る半導体装置の製造方法２を示す断面図である。
図２５（Ａ）～図２５（Ｆ）は、第１実施形態に係る半導体装置の製造方法２を示す断面図である。
図２６（Ａ）及び図２６（Ｂ）は、第１実施形態の第１変形例における第２領域の断面図である。
図２７（Ａ）及び図２７（Ｂ）は、第１実施形態の第１変形例における第１領域の断面図である。
図２８（Ａ）及び図２８（Ｂ）は、第１実施形態の第１変形例における第３領域の断面図である。
図２９（Ａ）及び図２９（Ｂ）は、第１実施形態の第２変形例における第２領域の断面図である。
図３０（Ａ）及び図３０（Ｂ）は、第１実施形態の第２変形例における第１領域の断面図である。
図３１（Ａ）及び図３１（Ｂ）は、第１実施形態の第２変形例における第３領域の断面図である。
図３２（Ａ）及び図３２（Ｂ）は、第１実施形態の第３変形例における第１領域の断面図である。
図３３（Ａ）及び図３３（Ｂ）は、第１実施形態の第３変形例における第３領域の断面図である。
図３４（Ａ）及び図３４（Ｂ）は、第１実施形態の第４変形例における第１領域の断面図である。
図３５（Ａ）及び図３５（Ｂ）は、第１実施形態の第４変形例における第３領域の断面図である。
図３６（Ａ）～図３６（Ｆ）は、第１実施形態の第５変形例に係る半導体装置の断面図である。
図３７は、第２実施形態に係る半導体装置の回路図である。
図３８は、第２実施形態に係る半導体装置の回路図である。
図３９は、第２実施形態の第１変形例に係る半導体装置の回路図である。
図４０は、第２実施形態の第２変形例に係る半導体装置の回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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