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公開番号2025176029
公報種別公開特許公報(A)
公開日2025-12-03
出願番号2025135521,2021155345
出願日2025-08-15,2021-09-24
発明の名称メタデータにエラー検出訂正(ECC)ビットを割り当てるためのECCビットの分散
出願人インテル・コーポレーション
代理人弁理士法人RYUKA国際特許事務所
主分類G06F 12/06 20060101AFI20251126BHJP(計算;計数)
要約【課題】メモリシステムにおける必要なECC(エラー検出訂正)ビット数を低減するメモリコントローラ及びメモリアクセスのためのシステムを提供する。
【解決手段】コンピューティングシステムにおいて、メモリサブシステムは、並列に接続された複数のメモリリソースを含む。メモリサブシステムは、データの部分を複数のサブ部分に分割する。より小さい部分に分割すると、システムが同レベルのECC保護を提供するためにより少ないECC(エラー検出訂正)ビットしか必要なくなる。データの部分は、エラー訂正用のN個のECCビットを含み、サブ部分はそれぞれ、エラー訂正用の(N-M)ECCビットのサブ部分を含む。システムはそれにより、メタデータなどの非ECC目的でMビットのデータを使用できる。
【選択図】図9
特許請求の範囲【請求項１】
第１のメモリリソースおよび第２のメモリリソースを含むメモリに結合するハードウェア入出力（Ｉ／Ｏ）インタフェースと、
データを前記第１のメモリリソースの第１のサブ部分および前記第２のメモリリソースの第２のサブ部分として分散する制御ロジックであって、前記データは、前記データにエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１のサブ部分および前記第２のサブ部分はそれぞれ前記第１のサブ部分および前記第２のサブ部分にエラー訂正を提供するためのＥＣＣビットを含み、前記第１のサブ部分および前記第２のサブ部分の組み合わされた前記ＥＣＣビットの数はＮ個より少ない、制御ロジックと
を備え、
前記制御ロジックは、非ＥＣＣビットを前記第１のサブ部分と前記第２のサブ部分との間に分散する、
メモリコントローラ。
続きを表示（約 1,300 文字）【請求項２】
前記第１のサブ部分および前記第２のサブ部分はそれぞれ（Ｎ－Ｍ）／２個の前記ＥＣＣビットを含み、
前記制御ロジックは、Ｍ個の前記非ＥＣＣビットを前記第１のサブ部分と前記第２のサブ部分との間に分散する、
請求項１に記載のメモリコントローラ。
【請求項３】
前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１のサブ部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２のサブ部分のアクセスを実行する、
請求項１または２に記載のメモリコントローラ。
【請求項４】
前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
請求項１から３のいずれか一項に記載のメモリコントローラ。
【請求項５】
前記非ＥＣＣビットは、メタデータビットを含む、
請求項１から４のいずれか一項に記載のメモリコントローラ。
【請求項６】
第１のメモリリソースおよび第２のメモリリソースを含むメモリと、
前記メモリに結合されたメモリコントローラと
を備え、
前記メモリコントローラは、
データを前記第１のメモリリソースの第１のサブ部分および前記第２のメモリリソースの第２のサブ部分として分散する制御ロジックであって、前記データは、前記データにエラー訂正を提供するためのＮ個のエラー検出訂正（ＥＣＣ）ビットを含み、前記第１のサブ部分および前記第２のサブ部分はそれぞれ前記第１のサブ部分および前記第２のサブ部分にエラー訂正を提供するためのＥＣＣビットを含み、前記第１のサブ部分および前記第２のサブ部分の組み合わされた前記ＥＣＣビットの数はＮ個より少ない、制御ロジックと
を含み、
前記制御ロジックは、非ＥＣＣビットを前記第１のサブ部分と前記第２のサブ部分との間に分散する、
メモリアクセスのためのシステム。
【請求項７】
前記第１のサブ部分および前記第２のサブ部分はそれぞれ（Ｎ－Ｍ）／２個の前記ＥＣＣビットを含み、
前記制御ロジックは、Ｍ個の前記非ＥＣＣビットを前記第１のサブ部分と前記第２のサブ部分との間に分散する、
請求項６に記載のシステム。
【請求項８】
前記制御ロジックは、前記第１のメモリリソースのデータのバーストチョップを用いて前記第１のサブ部分のアクセスを実行し、前記第２のメモリリソースのデータのバーストチョップを用いて前記第２のサブ部分のアクセスを実行する、
請求項６または７に記載のシステム。
【請求項９】
前記第１のメモリリソースは、第１のランクを含み、前記第２のメモリリソースは、第２のランクを含む、
請求項６から８のいずれか一項に記載のシステム。
【請求項１０】
前記非ＥＣＣビットは、メタデータビットを含む、
請求項６から９のいずれか一項に記載のシステム。

発明の詳細な説明【技術分野】
【０００１】
説明は一般にメモリシステムに関し、より具体的な説明はエラー訂正ビットおよびデータストレージのシステム管理に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
メモリデバイスの密度と動作速度の増加は、メモリデバイスの製造プロセスのフィーチャサイズの縮小と相まって、メモリデバイスのランタイムエラーの増加を引き起こす傾向がある。メモリシステムは、エラー検出訂正（ＥＣＣ）を使用して、さもなくばシステム障害を引き起こす可能性のあるエラーを訂正する。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、並列に接続された複数のＤＲＡＭデバイスを含むＤＩＭＭ（デュアルインラインメモリモジュール）などのモジュールで頻繁に用いられる。ＤＩＭＭを使用するメモリシステムは、多くの場合、ＤＩＭＭのＤＲＡＭデバイス全体の障害を訂正できるシングルデバイスデータ訂正（ＳＤＤＣ）を提供することに期待を持っている。
【０００３】
今後のメモリデバイス規格は、増加した内部プリフェッチと長いバースト長を予定しており、メモリデバイスアクセストランザクション（例えば読み出しまたは書き込み）あたりの大きなデータ帯域幅をもたらす。トランザクションあたりの多くのビット数に対し、従来のアーキテクチャでは、ＥＣＣのために全ての適用可能なＥＣＣ帯域幅を使用する。ＥＣＣのために使用される全ての追加ビットにより、システムはＥＣＣ以外のシステムレベルの目的に適用可能なビットが無い。
【図面の簡単な説明】
【０００４】
以下の説明は、実装の例として与えられる例示を有する図についての議論を含む。図面は、例として理解されるべきであり、限定として理解されるべきではない。本明細書において用いられる場合、１つまたは複数の例への言及は、本発明の少なくとも１つの実装に含まれる特定の機能、構造または特性の説明と理解されるべきである。本明細書に現れる「一例では」または「代替的な例において」などの語句は、本発明の実装の例を提供し、必ずしも全てが同じ実装を指すわけではない。しかしながら、それらは、必ずしも相互に排他的であるわけでもない。
【０００５】
スプリットラインアクセス制御を持つシステムの例のブロック図である。
【０００６】
スプリットラインアクセスがメタデータのためにＥＣＣ容量を選択的に解放することを可能にするシステムの例のブロック図である。
【０００７】
バーストチョップを適用するスプリットラインアクセスを備えたシステムの例のブロック図である。
【０００８】
デュアルランク１０ｘ４メモリモジュールのスプリットラインアクセスのためのシステムアーキテクチャの例のブロック図である。
【０００９】
パラレルメモリリソース間でデータを分割してエラー訂正を行う処理の例のフロー図である。
【００１０】
スプリットラインＥＣＣに基づいて検出および訂正を実行するために行列を適用するためのチェックビット生成ロジックとシンドロームビット生成ロジックの例のブロック図である。
（【００１１】以降は省略されています）

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