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公開番号2025172969
公報種別公開特許公報(A)
公開日2025-11-26
出願番号2025151890,2023568208
出願日2025-09-12,2022-05-05
発明の名称バーストアクセスメモリ及びバーストアクセスメモリを操作する方法
出願人ゼナージックエービー
代理人個人,個人,個人,個人
主分類G11C 11/419 20060101AFI20251118BHJP(情報記憶)
要約【課題】バーストアクセスメモリのアクセス速度及び/または電力消費を改善するための内部機構及び構造を提供する。
【解決手段】複数のメモリマクロを含むメモリアレイであって、各メモリマクロは行及び列に配列されたメモリセルのアレイを含み、メモリマクロへの複数のマクロアクセスを生成することによってバーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定されるコントローラとを含むバーストアクセスメモリに関し、各マクロアクセスは、複数の順序付けされた副次的動作に分割され、連続するマクロアクセスは、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致する。
【選択図】図2B
特許請求の範囲【請求項１】
バーストアクセスメモリであって、
複数のメモリマクロを備えるメモリアレイであって、各メモリマクロが、行及び列に配列された読み出し／書き込みロジックのないメモリセルのアレイを備える、メモリアレイと、
前記メモリマクロへの複数のマクロアクセスを生成することによって前記バーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、前記複数のマクロアクセスが、互いに対して所定の遅延をもって開始するように予定される、コントローラと、
を備える、バーストアクセスメモリであり、
各マクロアクセスが複数の順序付けされた副次的動作に分割され、連続するマクロアクセスが、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータが、前記異なるメモリマクロ及び前記異なる列に配列されて前記連続するマクロアクセスに一致する、バーストアクセスメモリ。
続きを表示（約 1,000 文字）【請求項２】
前記バーストアクセスメモリが、入力及び／または出力マルチプレクサをさらに備え、前記入力及び／または出力マルチプレクサが前記メモリマクロ間で共有される、請求項１に記載のバーストアクセスメモリ。
【請求項３】
前記複数のグローバルビット線が、前記入力及び／または出力マルチプレクサに接続されるか、または前記複数のグローバルビット線が、前記入力及び／または出力マルチプレクサに接続されるセンス増幅器などの読み出し回路または書き込み回路に接続される、請求項２に記載のバーストアクセスメモリ。
【請求項４】
新しいマクロアクセスがクロック信号のクロックサイクル毎に、２回目のクロックサイクル毎に、または４回目のクロックサイクル毎に開始するように予定される、請求項１に記載のバーストアクセスメモリ。
【請求項５】
前記メモリマクロへのマクロアクセスがマルチサイクルマクロアクセスである、請求項１に記載のバーストアクセスメモリ。
【請求項６】
前記バーストアクセスメモリが、登録された出力読み出しバッファなしで動作するように構成される、請求項１に記載のバーストアクセスメモリ。
【請求項７】
前記グローバルビット線の少なくとも１つが同じマクロ内の複数のローカルビット線に接続可能である、請求項１に記載のバーストアクセスメモリ。
【請求項８】
連続するマクロアクセスから読み出されたデータが時間多重化される、請求項１に記載のバーストアクセスメモリ。
【請求項９】
前記連続するマクロアクセスから読み出されたデータが出力に送られ、前記連続するマクロアクセスの出力データが、前記クロック信号のクロックサイクル毎に出力ポートに送出されるように、または入力ポートから前記クロック信号のクロックサイクル毎の入力データ送出ポートが前記連続するマクロアクセスのメモリセルに書き込まれるように、前記複数のマクロアクセスと同期された入力及び／または出力マルチプレクサをさらに備える、請求項１に記載のバーストアクセスメモリ。
【請求項１０】
前記バーストアクセスメモリが、少なくとも２つの並列入力及び／または出力マルチプレクサをさらに備え、前記連続するマクロアクセスから読み出されたデータが、前記２つの並列入力及び／または出力マルチプレクサへ／から交互に送られる、請求項１に記載のバーストアクセスメモリ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、アクセス速度及び／または電力消費を改善するための内部機構及び構造を有するバーストアクセスメモリに関する。
続きを表示（約 5,900 文字）【背景技術】
【０００２】
例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）などのメモリは、集積回路で幅広く使用されており、例えばデジタルＡＳＩＣ（特定用途向け集積回路）においてなど、デジタル設計におけるクリティカルタイミングパスの重要な一部を構成する場合がある。ＳＲＡＭメモリの代表的なメモリセルは、６つのＭＯＳＦＥＴで構成される６トランジスタ（６Ｔ）メモリセルである。それぞれのビットは、２つのクロスカップルインバータを形成する４つのトランジスタに記憶される。４つのトランジスタに加えて、２つのクロスカップルインバータは、標準的なシングルポート６ＴＳＲＡＭセルの共通ワード線によって制御される、さらに２つのアクセストランジスタを介してビット線及び反転ビット線に接続される。他のタイプのＳＲＡＭが存在する。
【０００３】
ＳＲＡＭのメモリセルは、通常、適切なワード線及びビット線を供給またはアクセスするためにデコードされるアドレスを使用してアクセスされる。多くの場合、メモリにアクセスするために要する時間は、ますます高くなる周波数でクロック制御される必要がある回路設計においては制限的な要因になる。メモリがデータを出力するために要する時間が、回路が動作するクロック期間よりも長い場合、設計者は、性能に影響を及ぼす場合がある設計のクロック周波数を低減させるか、またはメモリを複数のより小さいインスタンスに分割するなどの他の技術を適用することができる。メモリのアクセスを高速化するための１つの技術は、バーストアクセスを使用することである。バーストアクセスの場合、メモリは所与のアドレスで読み出しまたは書き込みを開始し、次に連続アドレスから／連続アドレスへデータを読み出しまたは書き込みし続ける。これにより、一部のデコード時間を節約できる。しかしながら、バーストアクセスを利用することは、所与のプロセス技術の速度（クロック周波数）及び動作電圧に関して設計目標を満たすには十分ではない場合がある。
【０００４】
したがって、所与のプロセス技術の動作電圧に比べてより高いクロック周波数で動作可能なバーストアクセスメモリを有することは有利であろう。
【発明の概要】
【０００５】
本開示は、相対的な読み出し速度及び書き込み速度が改善されたバーストアクセスメモリに関する。メモリにアクセスするとき、イネーブル信号、アドレス、及びデータの形をとる外部コマンドはデコードされ、アクセスを実行する必要のあるメモリアレイに伝搬される必要がある。データが読み出されるとき、データは、ビット線、センス増幅器、及び出力ロジックを通過する必要がある。非常に高速で動作しているとき、アクセスのための信号経路全体は、多くの場合、ボトルネックとなる。しかしながら、バーストモードでは、デコード及びビットセルアクセスから生じる遅延は除去される。本開示は、メモリのバーストアクセスのさらなる改善に関する。第１の実施形態によれば、バーストアクセスメモリは、
複数のメモリマクロを含むメモリアレイであって、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含み、各列のメモリセルは、少なくとも１つのローカルビット線によって接続され、メモリセルの該アレイ及びローカルビット線がメモリマクロを画定する、メモリアレイと、
各グローバルビット線がメモリマクロのいくつかの対応するローカルビット線に接続可能である複数のグローバルビット線及びビット線スイッチと、
メモリマクロへの複数のマクロアクセスを生成することによってバーストアクセスメモリのバーストアクセスを予定するように構成されたコントローラであって、複数のマクロアクセスが互いに対して所定の遅延をもって開始するように予定されるコントローラと
を含み、各マクロアクセスは、複数の順序付けされた副次的動作に分割され、連続するマクロアドレスは、異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致する。新しいマクロアクセスは、クロック信号のクロックサイクル毎に開始するように予定され得、好ましくは複数の順序付けされた副次的動作は順次に実行され、各副次的動作は、クロック信号のサイクル毎に開始する。この状況での「クロックサイクル」は、基準クロックまたはシステムクロックと見なされる場合がある。当業者によって理解されるように、異なる周波数で動作する他のクロック信号がある場合、各副次的動作は必ずしもサイクル毎に開始する必要はない。一例として、システムクロックが５ＧＨｚで動作し、第２のより速いクロックが１０ＧＨｚで動作する場合、副次的動作は、１０ＧＨｚクロックの第２のクロックサイクル毎に開始することができる。また、異なる副次的動作が、実行される異なる数のクロックサイクルを使用することも可能である。このような実施形態の場合、バーストアクセスメモリは、このような差異を考慮に入れるように構成され得る。結果的に、開始する副次的動作の流れを完全に均等に分散させる必要はない。例えば、デコードタスクに関連する副次的動作は、例えば１クロックサイクルを要するのに対し、ビット線に関連する副次的動作は、数クロックサイクルを要することが考えられる。
【０００６】
メモリマクロへのマクロアクセスは、読み出しアクセスまたは書き込みアクセスであってよい。本開示の文脈におけるバーストは、読み出しアクセス専用、書き込みアクセス専用、または読み出しアクセス及び書き込みアクセスの混合であってよい。一例として、アクセスは、交互に起こる読み出しアクセス及び書き込みアクセス（読み出し－書き込み－読み出し－書き込みなど）から成る場合がある。第２の例として、アクセスは、いくつかの書き込みアクセスが後に続くいくつかの読み出しアクセス（読み出し－読み出し－読み出し－読み出し－書き込み－書き込み－書き込み－書き込みなど）から成る場合がある。読み出しアクセスと書き込みアクセスの両方をサポートするメモリは、本開示全体を通して一般的なオプションと見なされるものとする。バーストアクセスメモリはさらに、メモリマクロ間で共有される入力及び／または出力マルチプレクサを含み得る。複数のグローバルビット線は、図１Ａに示されるように、出力マルチプレクサに直接的に接続される場合もあれば、図１Ｂに示されるように、マルチプレクサに接続されるセンス増幅器などの読み出し回路または書き込み回路に接続される場合もある。同様に、書き込み動作が実行される場合、図１Ｃに示されるように、入力マルチプレクサまたは任意のロジックを使用して、任意選択でバッファ１１３を通して、書き込まれるデータを正しい列に向け得る。メモリマクロは、メモリのメモリセルのサブセットと見なされ得る。したがって、メモリマクロは、行及び列に配列されたメモリセルのアレイを含む。メモリマクロはさらに、列用のローカルビット線を含み得、各列のメモリセルは、少なくとも１つのローカルビット線によって接続される。本発明の文脈の中では、メモリマクロは、ローカル読み出し／書き込みバッファ、センス増幅器、及びバッファを含まない。いくつかのメモリマクロの１つの列のローカルビット線は、メモリマクロによって共有されるグローバルビット線に接続され得る。各マクロアクセスが複数の順序付けされた副次的動作に分割され、かつ連続するマクロアクセスが異なるメモリマクロ及び異なる列に向けられ、連続するマクロアクセスのデータが異なるメモリマクロ及び異なる列に配列されて、連続するマクロアクセスに一致するこの構造及びスケジュールを使用することによって、例えば図１Ａに示されるように、多重化及び読み出しを中央で行うことができる解決策が達成され、読み出し動作例を所与とすると、センス増幅器１１２は、メモリアレイ１０７に対してマルチプレクサ１１１の後ろに配置される。本開示に定義されるように、「メモリマクロ」は、読み出し／書き込みロジックのないメモリセルのアレイであることに留意されたい。メモリマクロは、「プレーンメモリマクロ」と呼ばれる場合がある。したがって、本開示のバーストアクセスメモリのメモリマクロは、同じデコードユニット、センス増幅器、及び／または任意の他の読み出し／書き込みロジックを共有し得る。
【０００７】
実施形態は、メモリのアクセスのクリティカルパスを破壊すると言うことができる。メモリ内の入力及び／または出力（Ｉ／Ｏ）に関連するロジック、及び／またはさらなる周辺ロジックに使用されるクロック信号である場合があるクロック信号は、少なくとも１ＧＨｚ、または少なくとも２ＧＨｚ、または少なくともお５ＧＨｚ、または少なくとも１０ＧＨｚなど、非常に高い周波数のクロック信号である場合がある。１つのこのようなクロックサイクル内では、メモリセル自体のアクセスは可能ではない場合がある。したがって、コントローラは、メモリマクロへの複数のマクロアクセスを生成するように構成され得、各マクロアクセスの持続時間は数クロックサイクルである。したがって、マクロアクセスは、Ｉ／Ｏロジック用の高速クロック信号に対してマルチサイクルマクロアクセスと呼ばれる場合がある。本発明者は、マルチサイクルマクロアクセスを、連続して実行される複数の順序付けされた副次的動作に分割できることに気付いた。先行のマクロアクセスに対して所定の遅延を有する１つのマクロアクセスを開始することによって－これは、例えば、高速クロックのクロックサイクル毎に新しいマクロアクセスを開始することによって行うことができる－メモリアレイに関連する機能の並列利用が可能になる。動作原理及び利点は、パイプライン処理の動作原理及び利点に類似している。パイプライン処理は従来の解決策におけるメモリアクセスに適用されてきたが、これは、例えばクリティカルパスをアドレスデコード段階、アクセス段階、及び出力段階に分割することによってである。しかしながら、これは、メモリアクセス自体がボトルネックとなる可能性があるという問題を解決しない。本開示のバーストアクセスメモリでは、メモリアクセスのクリティカルパスも破壊される。これは、複数のメモリマクロを使用し、各マクロアクセスを、例えば、電圧レベルをワード線及びビット線に印加するステップ、ビット線プリチャージステップ、センス増幅器の活性化ステップなど、メモリセルの動作に関連する複数の順序付けされた副次的動作に分割することによって行われる。メモリアレイでのこのような並列性の１つの課題は、使用されているハードウェアの一部がアクティブであり、いくつかの連続する副次的動作によって使用される場合があることである。本発明者は、特定のアクセス順序と組み合わされたメモリアレイ内でのデータの特定の編成が、このような問題を解決し得ることに気付いた。第１の実施形態によれば、メモリアレイは複数のメモリマクロに分割され、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含む。連続するマルチサイクルマクロアクセスは、異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータは、異なるメモリマクロ及び異なる列に配列されて、連続するアクセスに一致する。
【０００８】
一例が図２に示される。図に示されるように、第１のビットセル１ａの第１のマクロアクセス１０２は、クロック１０６上の第１の立ち上がりエッジ１０５で行われる。第１のビットセル１０１は第１のマクロ１０４内、及び１対のビット線に関連付けられた第１の列１０３内に位置する。通常は１ａの隣に配置されるであろうバースト内の第２のビットセル２ａは、第２のメモリマクロ内の第２の列１０３に配置される。第２のビットセル２ａの第２のマクロアクセス１０２’は、クロック１０６の第２の立ち上がりエッジ１０５’で行われる。アクセスは、読み出しアクセスまたは書き込みアクセスのどちらかである場合がある。マクロアクセスは、読み出しアクセスと書き込みアクセスの両方と時間的に重複している場合がある。
【０００９】
本開示はさらに、複数のメモリマクロを含むバーストアクセスメモリを操作する方法に関し、各メモリマクロは、行及び列に配列されたメモリセルのアレイを含み、方法は、メモリマクロへの複数のマクロアクセスを生成するステップであって、複数のマクロアクセスは、互いに対して所定の遅延をもって開始するように予定され、各マクロアクセスは、複数の順序付けされた副次的動作に分割される生成するステップを含み、連続するマクロアクセスは異なるメモリマクロ及び異なる列に向けられ、連続するメモリアクセスのデータは異なるメモリアクセス及び異なる列に配列されて、連続するマクロアクセスに一致する。方法は、本開示のバーストアクセスメモリの任意の実施形態で実行され得る。
【図面の簡単な説明】
【００１０】
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの実施形態を示す。
本開示のバーストアクセスメモリの動作の一例を示す。
バーストアクセスメモリの動作の例を示す。
バーストアクセスメモリの動作の例を示す。
ビットセルの実施形態を示す。
ビットセルの実施形態を示す。
ビットセルの実施形態を示す。
ローカルビット線とグローバルビット線との間の接続の実施形態を示す。
複数のメモリマクロの一実施形態を示し、メモリマクロは異なるサイズを有する。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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