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公開番号2025163305
公報種別公開特許公報(A)
公開日2025-10-28
出願番号2025138361,2024550730
出願日2025-08-21,2023-03-24
発明の名称メモリデバイスおよびそのプログラム動作
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類G11C 16/34 20060101AFI20251021BHJP(情報記憶)
要約【課題】本開示は、メモリデバイスおよびその動作方法に関する。
【解決手段】いくつかの態様では、メモリデバイスは、メモリセルのアレイと、メモリセルのアレイに結合された周辺回路とを含む。メモリセルのうちの少なくとも1つは、Nビットデータの要素に対応する2^N個のレベルのうちの1つに設定され、ただし、Nは1よりも大きい整数である。周辺回路は、メモリセルの選択行に第1のプログラム電圧を印加し、第1のプログラム電圧を印加した後、2^N個のレベルのうちの最終レベルにおいてメモリセルの選択行の第1の検証を実行し、第1の検証の結果および第1のベリファイ失敗カウント(VFC)基準に基づいて第1のVFCを実行し、第1のVFCを実行した後、メモリセルの選択行に第1のプログラム電圧よりも高い第2のプログラム電圧を印加し、第2のプログラム電圧を印加している期間内に第1の検証の結果および第1のVFC基準とは異なる第2のVFC基準に基づいて第2のVFCを実行するように構成される。
【選択図】図8B
特許請求の範囲【請求項１】
メモリデバイスであって、
メモリセルのアレイであって、前記メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２
Ｎ
個のレベルのうちの１つに設定され、ただし、Ｎが１よりも大きい整数である、メモリセルのアレイと、
前記メモリセルのアレイに結合された周辺回路とを備え、前記周辺回路が、
前記メモリセルの選択行に第１のプログラム電圧を印加し、
前記第１のプログラム電圧を印加した後、前記２
Ｎ
個のレベルのうちの最終レベルにおいて前記メモリセルの前記選択行の第１の検証を実行し、
前記第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ）基準に基づいて第１のＶＦＣを実行し、
前記第１のＶＦＣを実行した後、前記メモリセルの前記選択行に前記第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、
前記第２のプログラム電圧を印加している期間内に前記第１の検証の前記結果および前記第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するように構成される、
メモリデバイス。
続きを表示（約 1,700 文字）【請求項２】
前記周辺回路が、前記第１の検証の前記結果が前記第１のＶＦＣ基準を満たさないという結果に応答して前記第２のプログラム電圧を印加するように構成される、請求項１に記載のメモリデバイス。
【請求項３】
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たさないことに応答して前記最終レベルにおいて前記メモリセルの前記選択行の第２の検証を実行し、
前記第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される、
請求項２に記載のメモリデバイス。
【請求項４】
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たすことに応答して前記第２の検証および前記第３のＶＦＣをスキップするようにさらに構成される、
請求項３に記載のメモリデバイス。
【請求項５】
前記第３のＶＦＣ基準が前記第１のＶＦＣ基準と同じである、請求項３または４に記載のメモリデバイス。
【請求項６】
それぞれ、前記メモリセルの行に結合されたワードラインをさらに備え、
前記第１の検証を実行するために、前記周辺回路が、前記メモリセルの前記選択行に結合されている前記ワードラインの選択ワードラインにベリファイ電圧を印加するように構成されたワードラインドライバを備え、前記ベリファイ電圧が、前記２
Ｎ
個のレベルのうちの前記最終レベルに対応する、
請求項１から５のいずれか一項に記載のメモリデバイス。
【請求項７】
前記第１のＶＦＣを実行するために、前記周辺回路が、
前記第１の検証に合格しない、前記メモリセルの前記選択行の失敗したメモリセルの個数を取得するように構成された、ページバッファと、
前記失敗したメモリセルの前記個数を前記第１のＶＦＣ基準に対して比較するように構成された、制御ロジックとを備える、
請求項１から６のいずれか一項に記載のメモリデバイス。
【請求項８】
前記第２のＶＦＣ基準が前記第１のＶＦＣ基準よりも厳しくない、請求項１から７のいずれか一項に記載のメモリデバイス。
【請求項９】
データを記憶するように構成されたメモリデバイスであって、
行をなすメモリセルのアレイであって、前記メモリセルのうちの少なくとも１つが、Ｎビットデータの要素に対応する２
Ｎ
個のレベルのうちの１つに設定され、ただし、Ｎが１よりも大きい整数である、メモリセルのアレイと、
前記メモリセルのアレイに結合された周辺回路であって、
前記メモリセルの選択行に第１のプログラム電圧を印加し、
前記第１のプログラム電圧を印加した後、前記２
Ｎ
個のレベルのうちの最終レベルにおいて前記メモリセルの前記選択行の第１の検証を実行し、
前記第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ）基準に基づいて第１のＶＦＣを実行し、
前記第１の検証の前記結果が前記第１のＶＦＣ基準を満たさないことに応答して、前記第１のＶＦＣを実行した後、前記メモリセルの前記選択行に前記第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、
前記第２のプログラム電圧を印加している期間内に前記第１の検証の前記結果および前記第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するように構成された周辺回路とを備えるメモリデバイス、ならびに
前記メモリデバイスに結合され前記メモリデバイスを制御するように構成されたメモリコントローラ
を備えるシステム。
【請求項１０】
前記周辺回路が、
前記第１の検証の前記結果が前記第２のＶＦＣ基準を満たさないことに応答して前記最終レベルにおいて前記メモリセルの前記選択行の第２の検証を実行し、
前記第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される、
請求項９に記載のシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
本出願は、その全体が参照により本明細書に組み込まれる、２０２２年１２月３０日に出願された米国仮出願第６３／４３６，４４１号の優先権の利益を主張する。
続きを表示（約 1,500 文字）【０００２】
本開示は、メモリデバイスおよびその動作方法に関する。
【背景技術】
【０００３】
フラッシュメモリは、電気的に消去および再プログラムされ得る、低コスト、高密度、不揮発性のソリッドステート記憶媒体である。フラッシュメモリは、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリを含む。読取り、プログラム（書込み）、および消去などの様々な動作が、フラッシュメモリによって実行され得る。ＮＡＮＤフラッシュメモリの場合、消去動作は、ブロックレベルで実行され得、プログラム動作または読取り動作は、ページレベルで実行され得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
一態様では、メモリデバイスは、メモリセルのアレイと、メモリセルのアレイに結合された周辺回路とを含む。メモリセルのうちの少なくとも１つは、Ｎビットデータの要素に対応する２
Ｎ
個のレベルのうちの１つに設定され、ただし、Ｎは１よりも大きい整数である。周辺回路は、メモリセルの選択行に第１のプログラム電圧を印加し、第１のプログラム電圧を印加した後、２
Ｎ
個のレベルのうちの最終レベルにおいてメモリセルの選択行の第１の検証を実行するように構成される。周辺回路はまた、第１の検証の結果および第１のベリファイ失敗カウント（ＶＦＣ：ｖｅｒｉｆｙｆａｉｌｃｏｕｎｔ）基準に基づいて第１のＶＦＣを実行するように構成される。周辺回路は、第１のＶＦＣを実行した後、メモリセルの選択行に第１のプログラム電圧よりも高い第２のプログラム電圧を印加し、第２のプログラム電圧を印加している期間内に第１の検証の結果および第１のＶＦＣ基準とは異なる第２のＶＦＣ基準に基づいて第２のＶＦＣを実行するようにさらに構成される。
【０００５】
いくつかの実装形態では、周辺回路は、第１の検証の結果が第１のＶＦＣ基準を満たさないことに応答して第２のプログラム電圧を印加するように構成される。
【０００６】
いくつかの実装形態では、周辺回路は、第１の検証の結果が第２のＶＦＣ基準を満たさないことに応答して最終レベルにおいてメモリセルの選択行の第２の検証を実行し、第２の検証の結果および第３のＶＦＣ基準に基づいて第３のＶＦＣを実行するようにさらに構成される。
【０００７】
いくつかの実装形態では、周辺回路は、第１の検証の結果が第２のＶＦＣ基準を満たすことに応答して第２の検証および第３のＶＦＣをスキップするようにさらに構成される。
【０００８】
いくつかの実装形態では、第３のＶＦＣ基準は第１のＶＦＣ基準と同じである。
【０００９】
いくつかの実装形態では、メモリデバイスは、それぞれ、メモリセルの行に結合されたワードラインをさらに含む。いくつかの実装形態では、第１の検証を実行するために、周辺回路は、メモリセルの選択行に結合されているワードラインの選択ワードラインにベリファイ電圧を印加するように構成されたワードラインドライバを含み、ベリファイ電圧は、２
Ｎ
個のレベルのうちの最終レベルに対応する。
【００１０】
いくつかの実装形態では、第１のＶＦＣを実行するために、周辺回路は、第１の検証に合格しない、メモリセルの選択行の失敗したメモリセルの個数を取得するように構成された、ページバッファと、失敗したメモリセルの個数を第１のＶＦＣ基準に対して比較するように構成された、制御ロジックとを含む。
（【００１１】以降は省略されています）

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