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公開番号2025169163
公報種別公開特許公報(A)
公開日2025-11-12
出願番号2025060285
出願日2025-04-01
発明の名称ホーナー形式の任意の係数乗算器レス有限インパルス応答フィルタ
出願人ザ・ボーイング・カンパニー,The Boeing Company
代理人園田・小林弁理士法人
主分類H03H 17/06 20060101AFI20251105BHJP(基本電子回路)
要約【課題】量子コンピューティングシステムや他の低電力高速用途で使用されるのに適した折り畳み型有限インパルス応答(FIR)フィルタを提供する。
【解決手段】冷蔵された環境を維持する冷蔵システムにおいて、フィルタ回路は、交互パターンにおける単位遅延522-2と加算器520-1との直列接続された配置を含み、複数の係数乗算器の多重化段階510に、入力データベクトルX_nの複数の整数部分積X_n-1、3X_n-1を提供する部分積段階505を有する複数の係数乗算器回路502を備える。係数乗算器回路は、それぞれの入力係数ベクトルC_nの1以上のビットを使用してアドレス指定される1以上のマルチプレクサ530-1～530-4を含み、加算器540の1以上に接続されたそれぞれの出力である積C_nX_n-3を出力する。
【選択図】図5
特許請求の範囲【請求項１】
フィルタ回路（３０２、４０２）であって、
交互パターンにおける単位遅延（３１０‐１、…、３１０‐４）と加算器（３１５‐１、…、３１５‐４）との直列接続された配置（３０５、４０５）、及び
複数の係数乗算器（３２０‐０、３２０‐１、３２０‐２、５０２、６０２）であって、各係数乗算器は、前記加算器の１以上に接続されたそれぞれの出力を有し、各係数乗算器は、それぞれの入力係数ベクトル（Ｃ
０
、Ｃ
１
、Ｃ
２
）の１以上のビットを使用してアドレス指定される１以上のマルチプレクサ（５３０‐１、…、５３０‐４、６２５‐１、…、６２５‐３）を含む多重化段階（５１０、６０６）を含む、複数の係数乗算器を含み、
前記複数の係数乗算器の第１の係数乗算器（３２０‐０）は、前記複数の係数乗算器の前記多重化段階に入力データベクトル（ｘ
ｎ
）の複数の整数部分積（０、ｘ
ｎ
、…、１５ｘ
ｎ
）を提供するように構成された部分積段階（５０５、６０５、７０２）を含む、フィルタ回路。
続きを表示（約 1,700 文字）【請求項２】
前記１以上のマルチプレクサは、第１のマルチプレクサ（５３０‐１、５３０‐３、６２５‐１、６２５‐２）と第２のマルチプレクサ（５３０‐２、５３０‐４、６２５‐３）を含み、前記多重化段階は、
前記第１のマルチプレクサの出力に接続された左シフタ（５３５‐１、５３５‐２、６３５、６４５）であって、前記第１のマルチプレクサをアドレス指定する前記１以上のビットは、前記第２のマルチプレクサをアドレス指定する前記１以上のビットよりも有意である、左シフタ、及び
前記第２のマルチプレクサの出力に接続された加算器（５４０‐１、５４０‐２、６３０、６４０）であって、前記左シフタの出力に接続された加算器を更に含む、請求項１に記載のフィルタ回路。
【請求項３】
前記多重化段階は、前記加算器の出力に接続された単位遅延（５５０‐１、５５０‐２）を更に含む、請求項２に記載のフィルタ回路。
【請求項４】
前記部分積段階は、
１以上の左シフタ（５１５‐１、６１０‐１、６１０‐２、６１５）、及び
前記入力データベクトルと前記１以上の左シフタのうちの１つの出力とを受信するように構成された１以上の加算器（５２０‐１、６２０‐１、６２０‐２、６２０‐３）を含む、請求項１に記載のフィルタ回路。
【請求項５】
前記複数の係数乗算器に提供される前記入力係数ベクトルは、対称的である、請求項１に記載のフィルタ回路。
【請求項６】
前記第１の係数乗算器の前記１以上のマルチプレクサは、それぞれのＮ個の選択ラインを有し、前記部分積段階は、０から２
Ｎ
－１までの整数部分積を提供するように構成されている、請求項１に記載のフィルタ回路。
【請求項７】
フィルタ用の係数乗算器回路（３２０‐０、３２０‐１、３２０‐２、５０２、６０２）であって、
入力データベクトル（ｘ
ｎ
）の複数の整数部分積（０、ｘ
ｎ
、…、１５ｘ
ｎ
）を提供するように構成された部分積段階（５０５、６０５、７０２）、並びに
多重化段階（５１０、６０６）を含み、前記多重化段階は、
前記入力データベクトルの前記複数の整数部分積を受信するように構成された１以上のマルチプレクサ（５３０‐１、…、５３０‐４、６２５‐１、…、６２５‐３）であって、入力係数ベクトル（Ｃ
０
、Ｃ
１
、Ｃ
２
）の１以上のビットを使用してアドレス指定される１以上のマルチプレクサ、及び
前記１以上のマルチプレクサに接続され、前記フィルタの１以上の加算器（３１５‐１、…、３１５‐４）に接続された出力を含む、係数乗算器回路。
【請求項８】
前記フィルタは、有限インパルス応答（FIR）フィルタ、無限インパルス応答（IIR）フィルタ、及び自己回帰移動平均（ARMA）フィルタのうちの１つである、請求項７に記載の係数乗算器回路。
【請求項９】
前記１以上のマルチプレクサは、第１のマルチプレクサ（５３０‐１、５３０‐３、６２５‐１、６２５‐２）と第２のマルチプレクサ（５３０‐２、５３０‐４、６２５‐３）を含み、前記多重化段階は、
前記第１のマルチプレクサの出力に接続された左シフタ（５３５‐１、５３５‐２、６３５、６４５）であって、前記第１のマルチプレクサをアドレス指定する前記１以上のビットは、前記第２のマルチプレクサをアドレス指定する前記１以上のビットよりも有意な前記入力係数ベクトルのビットである、左シフタ、及び
前記第２のマルチプレクサの出力に接続された加算器（５４０‐１、５４０‐２、６３０、６４０）であって、前記左シフタの出力に接続された加算器を更に含む、請求項７に記載の係数乗算器回路。
【請求項１０】
前記多重化段階は、
前記加算器の出力に接続された単位遅延（５５０‐１、５５０‐２）を更に含む、請求項９に記載の係数乗算器回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
[0001] 本開示の態様は、量子コンピューティングシステムや他の低電力高速用途で使用されるのに適した折り畳み型有限インパルス応答（FIR）フィルタの実施態様に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
[0002] 量子コンピューティングシステムは、磁場変動、電磁干渉、及び熱ノイズのなどの環境の影響を非常に受け易い。結果として、量子コンピューティングシステムの量子ビットを形成するハードウェアは、典型的には、絶対零度（０Ｋ）に近い温度でシールドされた環境において操作される。エラー修正と信頼できる動作を提供するために、量子コンピューティングシステムは、コヒーレントかつ同時に動作する数百又は数千の量子ビットを含み得る。
【０００３】
[0003] 外部試験装備から量子コンピューティングシステムへの長い配線を回避するために、駆動電子機器が、例えば、希釈冷凍機によって提供される冷蔵環境内に設置され、その環境において操作され得る。駆動電子機器は、量子ビットを駆動する波形合成器を含み得る。その場合、各波形合成器は、量子ビットの位相と同期した適切な量子ビット制御位相を維持するために、高速で連続的に動作するクロックを含む。しかし、希釈冷凍機は、低い動作温度を維持しながら、駆動電子機器によって生成される熱を除去するには限られた能力しかない。
【発明の概要】
【０００４】
[0004] 本開示は、一態様においてフィルタ回路を提供する。該フィルタ回路は、交互パターンにおける単位遅延と加算器との直列接続された配置、及び、複数の係数乗算器であって、各係数乗算器は、加算器の１以上に接続されたそれぞれの出力を有し、各係数乗算器は、それぞれの入力係数ベクトルの１以上のビットを使用してアドレス指定される１以上のマルチプレクサを含む多重化段階を含む、複数の係数乗算器を含む。複数の係数乗算器の第１の係数乗算器は、複数の係数乗算器の多重化段階に入力データベクトルの複数の整数部分積を提供するように構成された部分積段階を含む。
【０００５】
[0005] 一態様では、上記又は下記の任意の例示的なフィルタ回路と組み合わせて、１以上のマルチプレクサが、第１のマルチプレクサと第２のマルチプレクサを含む。多重化段階は、第１のマルチプレクサの出力に接続された左シフタを更に含む。その場合、第１のマルチプレクサをアドレス指定する１以上のビットは、第２のマルチプレクサをアドレス指定する１以上のビットよりも有意である。多重化段階は、更に、第２のマルチプレクサの出力に接続された加算器であって、左シフタの出力に接続された加算器を含む。
【０００６】
[0006] 一態様では、上記又は下記の任意の例示的なフィルタ回路と組み合わせて、多重化段階が、加算器の出力に接続された単位遅延を更に含む。
【０００７】
[0007] 一態様では、上記又は下記の任意の例示的なフィルタ回路と組み合わせて、部分積段階が、１以上の左シフタ、及び、入力データベクトルと１以上の左シフタのうちの１つの出力とを受信するように構成された１以上の加算器を含む。
【０００８】
[0008] 一態様では、上記又は下記の任意の例示的なフィルタ回路と組み合わせて、複数の係数乗算器に提供される入力係数ベクトルが、対称的である。
【０００９】
[0009] 一態様では、上記又は下記の任意の例示的なフィルタ回路と組み合わせて、第１の係数乗算器の１以上のマルチプレクサは、それぞれのＮ個の選択ラインを有し、部分積段階は、０から２
Ｎ
－１までの整数部分積を提供するように構成される。
【００１０】
[0010] 本開示は、一態様においてフィルタ用の係数乗算器回路を提供する。該係数乗算器回路は、入力データベクトルの複数の整数部分積を提供するように構成された部分積段階を含む。係数乗算器回路は、多重化段階を更に含む。該多重化段階は、入力データベクトルの複数の整数部分積を受信するように構成された１以上のマルチプレクサであって、入力係数ベクトルの１以上のビットを使用してアドレス指定される１以上のマルチプレクサ、及び、１以上のマルチプレクサに接続され、フィルタの１以上の加算器に接続された出力を含む。
（【００１１】以降は省略されています）

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