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公開番号2025143979
公報種別公開特許公報(A)
公開日2025-10-02
出願番号2024043524
出願日2024-03-19
発明の名称出力制御回路及び電圧出力回路
出願人エイブリック株式会社
代理人
主分類H03K 19/0175 20060101AFI20250925BHJP(基本電子回路)
要約【課題】ハイサイドスイッチの前段、またはその制御信号の経路上にレベルシフト回路が存在しながらもデッドタイムの短縮が可能な電圧出力回路を提供する。
【解決手段】出力制御回路10は、ノードHS_GATEと接続される出力端子10b及びノードLS_GATEと接続される出力端子10cと、入力端子10aと、レベルシフト回路120と、入力される信号をレベルシフト回路120の遅延時間よりも長い時間に設定された遅延時間の経過後に出力する遅延回路130と、遅延回路130の出力端と接続される入力端に入力される信号をレベルシフトして出力するレベルシフト回路121と、2個の入力端から入力される信号の信号レベルに基づき第1レベル及び第2レベルの何れか一方に決定される信号レベルの信号を出力する制御回路としてのAND回路125と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
制御端を含む第１のスイッチ及び第２のスイッチを直列に接続して構成されるスイッチ回路の前記第１のスイッチの制御端及び前記第２のスイッチの制御端とそれぞれ接続される第１の出力端子及び第２の出力端子と、
入力端子と、
前記入力端子と接続される入力端と、前記入力端に入力される信号をレベルシフトして出力する出力端とを有する第１のレベルシフト回路と、
前記入力端子に接続される入力端と、前記第２の出力端子に接続される第１の出力端とを有し、前記入力端から入力される信号を前記第１のレベルシフト回路の遅延時間よりも長い時間に設定された遅延時間の経過後に出力する遅延回路と、
前記遅延回路の出力端と接続される入力端と、前記入力端に入力される信号をレベルシフトして出力する出力端とを含む第２のレベルシフト回路と、
前記第１のレベルシフト回路の出力端と接続される第１の入力端と、前記第２のレベルシフト回路の出力端と接続される第２の入力端と、前記第１の出力端子と接続される出力端とを含み、前記第１の入力端から入力される信号及び前記第２の入力端から入力される信号の信号レベルに基づき第１レベル及び第２レベルの何れか一方に決定される信号レベルの信号を出力する制御回路と、
を備えることを特徴とする出力制御回路。
続きを表示（約 990 文字）【請求項２】
前記第２のレベルシフト回路は、前記第1のレベルシフト回路の動作速度よりも高速な動作速度に構成される請求項１に記載の出力制御回路。
【請求項３】
前記第２のレベルシフト回路は、自己の出力端から出力する信号が第１信号レベルから第２信号レベルへ遷移する速度に対して、前記第２信号レベルから前記第１信号レベルへ遷移する速度が高速に構成される請求項１に記載の出力制御回路。
【請求項４】
前記遅延回路は、前記入力端子に接続される入力端と、前記第２の出力端子に接続される出力端とを含む遅延要素を有する請求項１に記載の出力制御回路。
【請求項５】
前記遅延回路は、前記第２のレベルシフト回路の入力端と接続される第２の出力端を含んでおり、
前記遅延回路の入力端と同一ノードである入力端と、前記遅延回路の前記第２の出力端と同一ノードである出力端とを含む第１の遅延要素と、
前記第１の遅延要素の出力端と接続される入力端と、前記遅延回路の前記第１の出力端と同一ノードである出力端とを含む第２の遅延要素と、
を有する請求項１に記載の出力制御回路。
【請求項６】
前記遅延回路は、前記第２のレベルシフト回路の入力端と接続される第２の出力端を含んでおり、
前記遅延回路の入力端と同一ノードである入力端と、前記遅延回路の前記第２の出力端と同一ノードである出力端とを含む第１の遅延要素と、
前記第１の遅延要素の入力端と接続される入力端と、前記遅延回路の前記第１の出力端と同一ノードである出力端とを含む第２の遅延要素と、
を有する請求項１に記載の出力制御回路。
【請求項７】
前記制御回路の第１の入力端と接続される入力端と、前記制御回路の出力端と接続される出力端と、を含むプリチャージ回路を備える請求項１から６の何れか一項に記載の出力制御回路。
【請求項８】
請求項１から６の何れか一項に記載の出力制御回路と、
前記出力制御回路の入力端子と接続される入力端子と、
前記第１のスイッチと、
前記第２のスイッチと、
前記第１のスイッチと前記第２のスイッチとの接続点と接続される出力端子と、
を備える電圧出力回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、出力制御回路及び電圧出力回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
一般的に、出力制御回路は、スイッチングレギュレータ等の電圧出力回路の出力部に使用され、直列に接続されたハイサイドスイッチとローサイドスイッチに貫通電流が流れないようデッドタイムが設けられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－９００３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の出力制御回路では、ハイサイドスイッチの前段、またはその制御信号の経路上にレベルシフト回路が必要な場合があり、そのレベルシフト回路の遅延時間が付加されることによってデッドタイムの最小値が制限されてしまうという点で改善の余地がある。
【０００５】
本発明は、上述した事情を考慮し、ハイサイドスイッチの前段、またはその制御信号の経路上にレベルシフト回路が存在しながらもデッドタイムの短縮が可能な出力制御回路及び電圧出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る出力制御回路は、制御端を含む第１のスイッチ及び第２のスイッチを直列に接続して構成されるスイッチ回路の前記第１のスイッチの制御端及び前記第２のスイッチの制御端とそれぞれ接続される第１の出力端子及び第２の出力端子と、入力端子と、前記入力端子と接続される入力端と、前記入力端に入力される信号をレベルシフトして出力する出力端とを有する第１のレベルシフト回路と、前記入力端子に接続される入力端と、前記第２の出力端子に接続される第１の出力端とを有し、前記入力端から入力される信号を前記第１のレベルシフト回路の遅延時間よりも長い時間に設定された遅延時間の経過後に出力する遅延回路と、前記遅延回路の出力端と接続される入力端と、前記入力端に入力される信号をレベルシフトして出力する出力端とを含む第２のレベルシフト回路と、前記第１のレベルシフト回路の出力端と接続される第１の入力端と、前記第２のレベルシフト回路の出力端と接続される第２の入力端と、前記第１の出力端子と接続される出力端とを含み、前記第１の入力端から入力される信号及び前記第２の入力端から入力される信号の信号レベルに基づき第１レベル及び第２レベルの何れか一方に決定される信号レベルの信号を出力する制御回路と、を備えることを特徴とする。
【０００７】
本発明に係る電圧出力回路は、前記出力制御回路と、前記出力制御回路の入力端子と接続される入力端子と、前記第１のスイッチと、前記第２のスイッチと、前記第１のスイッチと前記第２のスイッチとの接続点と接続される出力端子と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ハイサイドスイッチの前段、またはその制御信号の経路上にレベルシフト回路が存在しながらもデッドタイムの短縮が可能な出力制御回路及び電圧出力回路を提供することができる。
【図面の簡単な説明】
【０００９】
本発明の第１の実施形態に係る出力制御回路及び電圧出力回路の構成例を示す回路図である。
第１の実施形態に係る出力制御回路の各ノードの信号波形を示す図である。
本発明の第２の実施形態に係る出力制御回路及び電圧出力回路の構成例を示す回路図である。
第２の実施形態に係る出力制御回路の各ノードの信号波形を示す図である。
本発明の第３の実施形態に係る出力制御回路及び電圧出力回路の構成例を示す回路図である。
第３の実施形態に係る出力制御回路の各ノードの信号波形を示す図である。
第３の実施形態に係る出力制御回路及び電圧出力回路の他の構成例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態に係る出力制御回路及び電圧出力回路を、図面に基づいて説明する。
（【００１１】以降は省略されています）

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