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公開番号2025156774
公報種別公開特許公報(A)
公開日2025-10-15
出願番号2024059431
出願日2024-04-02
発明の名称高周波用SOIウェーハの製造方法
出願人信越半導体株式会社
代理人個人,個人,個人
主分類H01L 21/02 20060101AFI20251007BHJP(基本的電気素子)
要約【課題】一般的な抵抗率のシリコン基板で、高抵抗率基板と同等に高調波特性を改善できる製造方法を提供する。
【解決手段】別の基板に厚さの異なる高抵抗率エピ層を成膜して高調波特性を測定し、測定結果に基づいてエピ層の厚さを決定する工程と、ベースウェーハとなる抵抗率1Ω・cm以上の第1の基板を準備するステップ、その表面に前工程で決定した厚さでエピ層を成膜するステップ、その表面にTrap-rich層(ポリシリコン層)を成膜するステップ、その表面に第1の熱酸化膜を形成するステップを含み、ボンドウェーハとなる第2の基板を準備するステップ、その表面に第2の熱酸化膜を形成するステップを含み、ベースウェーハとボンドウェーハをBOX層となる第1と第2の熱酸化膜を介して貼り合わせる工程と、第2の基板を所定厚さのSOI層に薄膜化する工程と、を含む高周波用SOIウェーハの製造方法。
【選択図】図1
特許請求の範囲【請求項１】
シリコン単結晶基板、高抵抗率エピタキシャル層、Ｔｒａｐ－ｒｉｃｈ層、ＢＯＸ層、及びＳＯＩ層がこの順に積層された構造の高周波用ＳＯＩウェーハの製造方法であって、
予め、別のシリコン単結晶基板の表面に厚さの異なる高抵抗率エピタキシャル層を成膜して、高調波特性を測定し、その測定結果に基づいて、高抵抗率エピタキシャル層の厚さを決定する工程と、
ベースウェーハとなる抵抗率が１Ω・ｃｍ以上の第１のシリコン単結晶基板を準備するステップと、前記第１のシリコン単結晶基板の表面に前記高抵抗率エピタキシャル層の厚さを決定する工程で決定した厚さで高抵抗率エピタキシャル層を成膜するステップと、前記高抵抗率エピタキシャル層の表面にＴｒａｐ－ｒｉｃｈ層としてポリシリコン層を成膜するステップと、前記ポリシリコン層の表面に第１の熱酸化膜を形成するステップと、を含むベースウェーハの製造工程と、
ボンドウェーハとなる第２のシリコン単結晶基板を準備するステップと、前記第２のシリコン単結晶基板の表面に第２の熱酸化膜を形成するステップと、を含むボンドウェーハの製造工程と、
前記ベースウェーハと前記ボンドウェーハとを、ＢＯＸ層となる前記第１の熱酸化膜と前記第２の熱酸化膜とを介して貼り合わせる工程と、
前記第２のシリコン単結晶基板を所定の厚さのＳＯＩ層に薄膜化する工程と、
を含むことを特徴とする高周波用ＳＯＩウェーハの製造方法。
続きを表示（約 590 文字）【請求項２】
前記高抵抗率エピタキシャル層の厚さを決定する工程は、
前記ベースウェーハとなる第１のシリコン単結晶基板と同じ抵抗率の別のシリコン単結晶基板の表面に、厚さの異なる高抵抗率エピタキシャル層を成膜し、
前記厚さの異なる高抵抗率エピタキシャル層の、それぞれの厚さにおける高調波特性を、所望の同じ周波数で測定し、
厚さの増加に対する高調波特性の変化に着目し、前記高抵抗率エピタキシャル層の厚さを、高調波特性が変化しなくなる厚さ以上の厚さに決定することを特徴とする請求項１に記載の高周波用ＳＯＩウェーハの製造方法。
【請求項３】
前記ベースウェーハとなる第１のシリコン単結晶基板の抵抗率を、１０Ω・ｃｍ以上３００００Ω・ｃｍ未満とすることを特徴とする請求項１または２に記載の高周波用ＳＯＩウェーハの製造方法。
【請求項４】
前記高抵抗率エピタキシャル層を成膜するステップでは、抵抗率調整用のドーパンドガスを含まないシラン系原料ガスとキャリアガスとして水素ガスのみを用いることを特徴とする請求項１または２に記載の高周波用ＳＯＩウェーハの製造方法。
【請求項５】
前記高抵抗率エピタキシャル層の抵抗率を、６０００Ω・ｃｍ以上とすることを特徴とする請求項１または２に記載の高周波用ＳＯＩウェーハの製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、高周波用ＳＯＩウェーハの製造方法に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
半導体集積回路（以下、単に集積回路とも言う）を作製するための半導体基板（以下、単に基板とも言う）として、主にＣＺ（ｃｚｏｃｈｒａｌｓｋｉ）法によって作製されたシリコンウェーハが用いられている。特に、通信機器内の集積回路は、高機能化、小型化の要求が強い。
【０００３】
通信機器内の集積回路では、トランジスタなどの能動素子やインダクター等の受動素子が組み合わされている。それらの素子が扱う信号のレベルは大信号から微弱な信号まで非常に広い範囲である。そのため、半導体基板上で別々の集積回路の信号がお互いに干渉することを少なくしなければならない。また、能動素子および受動素子ともに、抵抗損失成分や浮遊容量成分を小さくしないと、消費電流が増加し、通信機器の動作時間が短くなってしまうことから、高調波歪みレベルは極めて小さな値であることが望ましい。
【０００４】
ここで高調波歪みを表す指標として、高調波歪み特性、２次高調波特性、高調波特性、あるいは単に高調波歪みなどという場合があるが、以下では主に高調波特性という。
【０００５】
これらの高周波用集積回路には、シリコンウェーハが用いられている場合がある。使用されるシリコンウェーハは、抵抗損失を低減するため抵抗率を高くする必要がある。抵抗率は高いほど、絶縁性が高くなることで高調波特性が向上することがわかっている。
【０００６】
さらに特性を改善するために、Ｔｒａｐ‐ｒｉｃｈ層を用いたウェーハが多く使用されている。具体的には、Ｔｒａｐ‐ｒｉｃｈ層としてポリシリコン層（多結晶シリコン層）が多く用いられている（特許文献１参照）。
【０００７】
他方、抵抗率の高いシリコンウェーハを製造することは、抵抗率が１０Ω・ｃｍ程度の一般的な抵抗率のシリコンウェーハを製造するよりも技術的に難しいことが知られている。その理由は、各工程でのドーパント元素による汚染を非常に低い濃度で制御する必要があるためである。
【０００８】
その濃度は、ｐ型で抵抗率が１０Ω・ｃｍの場合では１×１０
１５
ｃｍ
３
程度であるのに対し、高調波特性が顕著に改善する抵抗率が１００００Ω・ｃｍの場合では、１×１０
１２
ｃｍ
３
となり、抵抗率が１０Ω・ｃｍの場合より３桁も低い濃度となる。このことから、抵抗率が１０Ω・ｃｍの場合では抵抗率に影響しなかったドーパントの汚染濃度であっても、抵抗率が１００００Ω・ｃｍの場合では抵抗率の変動の原因となることがある。
【０００９】
ドーパント元素による汚染は、単結晶の引き上げ時の工程だけでなく、インゴット加工やウェーハの洗浄、研磨工程でも発生する可能性があるため、すべての工程でその対策を行う必要がある。このことから、高抵抗率のシリコンウェーハの製造は非常に難しく、コストも高くなるという問題がある。
【００１０】
その対策として、特許文献２は、シリコン基板の最小抵抗率が５００Ω・ｃｍで、そのシリコン基板の上に１００から５０００Ω・ｃｍのエピタキシャル層を成膜した後に、Ｔｒａｐ‐ｒｉｃｈ層となるポリシリコン層を成膜した、高周波デバイス向けのシリコンウェーハについて示されている。
（【００１１】以降は省略されています）

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