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公開番号2025150529
公報種別公開特許公報(A)
公開日2025-10-09
出願番号2024051439
出願日2024-03-27
発明の名称信号発生装置及び信号発生方法
出願人アンリツ株式会社
代理人弁理士法人有我国際特許事務所
主分類H04L 7/00 20060101AFI20251002BHJP(電気通信技術)
要約【課題】複数のトランシーバからそれぞれ出力されるシリアルデータ間の位相整合可能な最大位相差を大幅に増加させることができる信号発生装置及び信号発生方法を提供する。
【解決手段】信号発生装置は、複数ビットのパラレルデータの位相を粗調整する複数の粗調整部111と、各粗調整部111により粗調整されたパラレルデータのうちのNビット分を1ビットのシリアルデータに変換する複数のトランシーバ20と、粗調整モードにおいてパラレルデータの位相を複数の粗調整部111により粗調整させることによって、各トランシーバ20から出力されるシリアルデータの位相を間接制御し、微調整モードにおいて各トランシーバ20から出力されるシリアルデータの位相を直接制御する位相同期制御部と、を備える。
【選択図】図3
特許請求の範囲【請求項１】
複数ビットのパラレルデータを出力するパラレルデータ出力部（１１）と、
前記パラレルデータ出力部から出力された前記パラレルデータの位相を粗調整する複数の粗調整部（１１１）と、
各前記粗調整部により粗調整された前記パラレルデータのうちのＮビット分を１ビットのシリアルデータに変換する複数のトランシーバ（２０）と、
粗調整モードにおいて前記パラレルデータ出力部から出力された前記パラレルデータの位相を前記複数の粗調整部により粗調整させることによって、各前記トランシーバから出力される前記シリアルデータの位相を間接制御し、微調整モードにおいて各前記トランシーバから出力される前記シリアルデータの位相を直接制御する位相同期制御部（３１）と、
外部クロックの周波数を分周した分周クロックを出力する分周クロック出力部（１４）と、
前記分周クロックの分周比を前記分周クロック出力部に設定する分周比設定部（３３）と、
前記分周クロックと前記外部クロックとのいずれかを選択するクロック選択部（１７）と、
前記シリアルデータとして、前記クロック選択部により選択された前記分周クロック又は前記外部クロックの周波数の半分の周波数のトグルパターンを各前記トランシーバから出力させる制御を行うレート制御部（３４）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと、前記トグルパターンとの位相差に対応する検波電圧を出力する位相検波部（４０）と、を備え、
前記位相同期制御部は、
前記トグルパターンの位相を初期値から変化させながら、前記位相検波部から出力された前記検波電圧を取得する位相取得処理を実行する位相取得処理部（３１ｂ）と、
前記位相取得処理部により取得された前記検波電圧に基づいて、前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンの位相の前記初期値との初期位相差を算出する位相差算出処理を実行する位相差算出処理部（３１ｄ）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンとの位相差が所定の範囲内の値になるように、前記トグルパターンの位相を前記初期値から前記初期位相差の分だけ移動する位相移動処理を実行する位相移動処理部（３１ｅ）と、を含み、
前記位相同期制御部は、前記分周比設定部により前記分周比を段階的に減少させながら、前記位相取得処理、前記位相差算出処理、及び前記位相移動処理を繰り返し実行し、
前記クロック選択部は、前記分周比があらかじめ定められた所定値以下のときに前記位相移動処理が実行された後に、前記分周クロックに代えて前記外部クロックを選択し、
前記粗調整モードにおいて前記分周比設定部により設定される前記分周比の最小値は、前記微調整モードにおいて前記分周比設定部により設定される前記分周比の最大値以上であることを特徴とする信号発生装置。
続きを表示（約 2,000 文字）【請求項２】
各前記粗調整部は、
前記パラレルデータのうちのＬビット分が順次書き込まれる書き込みアドレスと、書き込まれた前記Ｌビット分の前記パラレルデータが順次読み出される読み出しアドレスとの差分を、前記位相同期制御部から出力される粗調整制御信号に応じて変化させる複数の粗調整用ＦＩＦＯ（１１３）と、
各前記粗調整用ＦＩＦＯから読み出された前記Ｌビットの前記パラレルデータを、前記粗調整制御信号に応じて前記Ｎビット単位で遅延させて前記複数のトランシーバに出力する複数の遅延出力部（１１４）と、を有し、
前記位相同期制御部は、前記粗調整モードにおいて前記粗調整制御信号の値を変化させることにより、前記トグルパターンの位相を変化させることを特徴とする請求項１に記載の信号発生装置。
【請求項３】
４つの前記トランシーバは１つのトランシーバ部（１２）を構成し、
各前記粗調整部は、各前記トランシーバ部に対応して設けられ、
前記トランシーバ部における４つの前記トランシーバは、共通のクロック信号のタイミングで、各前記粗調整部により粗調整された前記パラレルデータのうちの前記Ｎビット分を１ビットの前記シリアルデータに変換することを特徴とする請求項１又は請求項２に記載の信号発生装置。
【請求項４】
前記クロック選択部は、前記分周比が４以下のときに前記位相移動処理が実行された後に、前記分周クロックに代えて前記外部クロックを選択することを特徴とする請求項１又は請求項２に記載の信号発生装置。
【請求項５】
複数ビットのパラレルデータを出力するパラレルデータ出力部（１１）と、
前記パラレルデータ出力部から出力された前記パラレルデータの位相を粗調整する複数の粗調整部（１１１）と、
各前記粗調整部により粗調整された前記パラレルデータのうちのＮビット分を１ビットのシリアルデータに変換する複数のトランシーバ（２０）と、
外部クロックの周波数を分周した分周クロックを出力する分周クロック出力部（１４）と、
前記分周クロックと前記外部クロックとのいずれかを選択するクロック選択部（１７）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと、前記シリアルデータとの位相差に対応する検波電圧を出力する位相検波部（４０）と、を備える信号発生装置（１）を用いて、
粗調整モードにおいて前記パラレルデータ出力部から出力された前記パラレルデータの位相を前記複数の粗調整部により粗調整させることによって、各前記トランシーバから出力される前記シリアルデータの位相を間接制御し、微調整モードにおいて各前記トランシーバから出力される前記シリアルデータの位相を直接制御する信号発生方法であって、
前記分周クロックの分周比を前記分周クロック出力部に設定する分周比設定ステップ（Ｓ２３，Ｓ２７，Ｓ３５）と、
前記シリアルデータとして、前記クロック選択部により選択された前記分周クロック又は前記外部クロックの周波数の半分の周波数のトグルパターンを各前記トランシーバから出力させる制御を行うレート制御ステップ（Ｓ４１，Ｓ４４，Ｓ４７）と、
前記トグルパターンの位相を初期値から変化させながら、前記位相検波部から出力された前記検波電圧を取得する位相取得処理を実行する位相取得処理ステップ（Ｓ４２，Ｓ４５，Ｓ４８）と、
前記位相取得処理ステップにより取得された前記検波電圧に基づいて、前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンの位相の前記初期値との初期位相差を算出する位相差算出処理を実行する位相差算出処理ステップ（Ｓ４３，Ｓ４６，Ｓ４９）と、
前記クロック選択部により選択された前記分周クロック又は前記外部クロックと前記トグルパターンとの位相差が所定の範囲内の値になるように、前記トグルパターンの位相を前記初期値から前記初期位相差の分だけ移動する位相移動処理を実行する位相移動処理ステップ（Ｓ２５，Ｓ３３，Ｓ３９）と、
前記分周比設定ステップにより前記分周比を段階的に減少させながら、前記位相取得処理、前記位相差算出処理、及び前記位相移動処理を繰り返し実行するステップ（Ｓ２５～Ｓ２８，Ｓ３３～Ｓ３６）と、
前記分周比があらかじめ定められた所定値以下のときに前記位相移動処理が実行された後に、前記クロック選択部により前記分周クロックに代えて前記外部クロックを選択する外部クロック選択ステップ（Ｓ３７）と、を含み、
前記粗調整モードにおいて前記分周比設定ステップにより設定される前記分周比の最小値は、前記微調整モードにおいて前記分周比設定ステップにより設定される前記分周比の最大値以上であることを特徴とする信号発生方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、信号発生装置及び信号発生方法に関し、特に、パラレルデータを高速のシリアルデータに変換出力するトランシーバを備えた信号発生装置及び信号発生方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
Ｅｔｈｅｒｎｅｔ（登録商標）８００ＧｂＥ（Gigabit Ethernet）やＰＣＩｅ（登録商標）（Peripheral Component Interconnect Express）Ｇｅｎ（Generation）６等の通信規格の高速化に伴い、信号の伝送方法もＰＡＭ（Pulse Amplitude Modulation）４に代表されるように、ＮＲＺ（Non Return to Zero）のような単純な２値デジタル信号ではなくなっている。今後はＰＡＭ８、ＰＡＭ１６といった伝送方法が規格化されることも考えられる。これらの信号を用いる製品の開発や試験を行う場合、テスト用の信号源が必要となる。
【０００３】
このような信号源は、ＰＡＭ４、ＰＡＭ８等の信号が生成できることは当然ながら、特定の伝送経路を通過した信号や、エンファシスやフィルタ処理が行われた信号を発生できることが望ましい。ゆえに、アナログ的に任意の波形が生成可能で、かつ１００Ｇｓｐｓ（ＧＳｙｍｂｏｌ／ｓ）を超えるような高速度の任意信号発生器（Arbitrary Waveform Generator：ＡＷＧ）が求められている。
【０００４】
ＡＷＧにおいては、出力するアナログ波形をユーザが自在に設定できる必要がある。また、当然ではあるが、任意の信号の発生が求められるため、数値データで波形を設定できることが必要となる。よって、ＡＷＧは、内部において、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）等から出力されたデジタルデータをアナログデータに変換する機構が必要になる。この変換自体はデジタルアナログコンバータ（Digital Analog Converter：ＤＡＣ）で可能である。
【０００５】
しかしながら、要求されるアナログデータの出力レートが高速である場合、マルチプレクサ（Multiplexer：ＭＵＸ）による多重化で高速化された信号をＤＡＣに入力する必要が生じるだけではなく、ＤＡＣやその前段のＭＵＸに入力される複数の入力信号間の位相差の影響が無視できなくなる。例えば、ＦＰＧＡの出力レートが３２Ｇｓｐｓ、ＤＡＣのビット分解能が８ビットであった場合、ＭＵＸに入力される全信号間の最大位相差が０．１ＵＩ（Unit Interval）（３．１２５ｐｓ）未満であることが望まれる。
【０００６】
ここで、特許文献１に記載された技術を用いることによって、ＭＵＸに入力される全信号間の最大位相差を０．１ＵＩ未満ないしそれに近い値に調整することが可能である。
【先行技術文献】
【特許文献】
【０００７】
特許第６３４６２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された技術は、ＭＵＸに入力される信号間の位相を１クロック（１ＵＩ）分ずれた位置で調整してしまうことがある。これは、この調整前の信号間の位相が大きくずれていた場合に発生する。
【０００９】
具体的には、特許文献１に記載された技術は、調整前の信号間に１ＵＩを超える位相差が生じている場合、対応することができない。さらに、調整前の信号間の位相差を別の手段であらかじめ１ＵＩ以内に抑える場合においても、ＦＰＧＡのトランシーバ等に与えるクロック位相を調整する追加機構や、周波数によって変化する位相調整量の測定が必要になる等、技術的、コスト的課題もある。ＦＰＧＡの場合、起動又はリセットを行うたびにトランシーバ間の位相差が変わる可能性があり、この場合は起動又はリセットを行うたびに位相調整量の再測定が必要になる。また、使用するＦＰＧＡによっては、ＦＰＧＡ内部の接続ルートの固定化を行った場合であっても、そもそも出力信号の位相差を１ＵＩ以内に抑えることができない可能性もある。
【００１０】
この場合、ＭＵＸを用いて信号を多重化した際に意図しないデータが生成される。例えばこのデータを誤り率測定装置（Bit Error Rate Tester：ＢＥＲＴ）のテスト信号として用いた場合、テスト信号自体に誤りがあることになるため、正しい誤り率（エラーレート）の測定が不可能になってしまう。
（【００１１】以降は省略されています）

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