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公開番号2025086140
公報種別公開特許公報(A)
公開日2025-06-06
出願番号2023199991
出願日2023-11-27
発明の名称シリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板
出願人グローバルウェーハズ・ジャパン株式会社
代理人個人,個人
主分類C30B 29/06 20060101AFI20250530BHJP(結晶成長)
要約【課題】エピタキシャル層のスタッキングフォルトを抑制しながら、かつ、デバイス製造工程の熱処理時における基板側からエピタキシャル層へのリン拡散を軽減して、デバイス不良を抑制する。
【解決手段】直胴部において、700℃以下600℃以上の通過時間が50min以上280min以下であり、電気抵抗率が0.7mΩ・cm以上1.0mΩ・cm以下となるようにドーパントとしてリンを添加し、且つ酸素濃度が9.0E+17(atoms/cm³)以下となるようにシリコン単結晶を育成する工程と、前記シリコン単結晶からシリコン半導体基板を切り出す工程と、前記シリコン半導体基板の上に、エピタキシャル膜を形成し、前記エピタキシャル層の直下から10μmの深さ範囲において、前記シリコン単結晶の結晶成長時に形成されるシリコン(Si)とリン(P)との析出物であるSi-P欠陥起因のSi歪欠陥が1E+12(/cm³)以上1E+13(/cm³)以下形成される工程と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
直胴部において、７００℃以下６００℃以上の通過時間が５０ｍｉｎ以上２８０ｍｉｎ以下であり、電気抵抗率が０．７ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ以下となるようにドーパントとしてリンを添加し、且つ酸素濃度が９．０Ｅ＋１７（ａｔｏｍｓ／ｃｍ
３）
以下となるようにシリコン単結晶を育成する工程と、
前記シリコン単結晶からシリコン半導体基板を切り出す工程と、
前記シリコン半導体基板の上に、エピタキシャル膜を形成し、前記エピタキシャル層の直下から１０μｍの深さ範囲において、前記シリコン単結晶の結晶成長時に形成されるシリコン（Ｓｉ）とリン（Ｐ）との析出物であるＳｉ－Ｐ欠陥起因のＳｉ歪欠陥が１Ｅ＋１２（／ｃｍ
３
）以上１Ｅ＋１３（／ｃｍ
３
）以下形成される工程と、
を有することを特徴とするシリコンエピタキシャル基板の製造方法。
続きを表示（約 770 文字）【請求項２】
前記エピタキシャル膜を形成する工程の前に、
前記シリコン半導体基板をエピタキシャル成長炉へ入れる工程と、
前記エピタキシャル成長炉において７５０℃以上１０００℃以下で１２０秒から３００秒間維持する工程と、
を有することを特徴とする請求項１に記載されたシリコンエピタキシャル基板の製造方法。
【請求項３】
シリコン単結晶から切り出されたシリコン半導体基板にエピタキシャル層が形成されたシリコンエピタキシャル基板であって、
前記シリコン半導体基板は、電気抵抗率が０．７ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ以下、且つ酸素濃度が９．０Ｅ＋１７（ａｔｏｍｓ／ｃｍ
３）
以下であり、
前記エピタキシャル層の直下から１０μｍの深さ範囲において、前記シリコン単結晶の結晶成長時に形成されるシリコン（Ｓｉ）とリン（Ｐ）との析出物であるＳｉ－Ｐ欠陥起因のＳｉ歪欠陥が１Ｅ＋１２（／ｃｍ
３
）以上１Ｅ＋１３（／ｃｍ
３
）以下存在することを特徴とするシリコンエピタキシャル基板。
【請求項４】
前記シリコン半導体基板の電気抵抗率が０．７５ｍΩ・ｃｍ以上０．９ｍΩ・ｃｍ以下であり、酸素濃度が４．０Ｅ＋１７（ａｔｏｍｓ／ｃｍ
３）
以上８．０Ｅ＋１７（ａｔｏｍｓ／ｃｍ
３）
以下であることを特徴とする請求項３に記載のシリコンエピタキシャル基板。
【請求項５】
前記シリコン半導体基板において、エピタキシャル層を形成する表面はシリコン単結晶の相対的にテール側に位置する面とし、裏面は相対的にヘッド側に位置する面とすることを特徴とする請求項３に記載のシリコンエピタキシャル基板。

発明の詳細な説明【技術分野】
【０００１】
本発明は、シリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
パワーＭＯＳＦＥＴ（metal oxidesemiconductorfield effect transistor）用エピタキシャルシリコン基板では、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。
【０００３】
しかしながら、単結晶インゴット成長時に高濃度のリンを添加して、例えば抵抗率を１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコン半導体基板にエピタキシャル層を成長させると、エピタキシャル層に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生することが知られている。このスタッキングフォルトは、エピタキシャルシリコン基板の表面に段差として現れ、該基板表面のライトポイントデフェクト（ＬＰＤ）の数の増加として検出される。
【０００４】
スタッキングフォルト発生の起点は、シリコンとリンの析出物（Ｓｉ－Ｐ欠陥）であると推定されている。
【０００５】
特許文献１によれば、特に、抵抗率を低くするために高濃度にリンがドープされた単結晶では、その濃度は約１Ｅ＋２０ａｔｏｍｓ／ｃｃ程度となっており、特に、単結晶の温度が６００℃から７００℃の範囲で、シリコンとリンの析出物（Ｓｉ－Ｐ欠陥）が形成されることが記載されている。
【０００６】
Ｓｉ－Ｐ欠陥の形成を抑制するため、特許文献１には、シリコン単結晶育成中の冷却過程における７００℃以下６００℃以上の通過時間が３００分未満とすることで、スタッキングフォルトを低減しながら、電気抵抗率が０．６ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ以下のシリコン単結晶を作製する技術が提案されている。
また、特許文献２には、シリコン単結晶育成中の５７０℃±７０℃の通過時間を２０分以上２００分以下とすることにより、エピタキシャル成膜時のエピタキシャル層におけるスタッキングフォルトの成長を抑制し、低抵抗率のシリコン単結晶を作製する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
特開２０２１－１０９８０７号公報
ＷＯ２０１４／１７５１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１及び特許文献２に記載された方法により製造されたシリコンエピタキシャル基板にあっては、エピタキシャル層の形成時にスタッキングフォルトの発生が抑制される。
しかしながら、その後のデバイス製造工程において、シリコンエピタキシャル基板を熱処理する際、基板側からエピタキシャル層へのリンの拡散を十分に抑制することができない。その結果、エピタキシャル層の抵抗率が減少し、設計通りの電気特性が得られずに、デバイス不良を引き起こす虞があった。
【０００９】
本発明は、上記課題を解決するためになされたものであり、エピタキシャル層のスタッキングフォルトを抑制しながら、かつ、デバイス製造工程の熱処理時における基板側からエピタキシャル層へのリン拡散を軽減して、デバイス不良を抑制することのできるシリコンエピタキシャル基板の製造方法およびシリコンエピタキシャル基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するためになされた、本発明に係るシリコンエピタキシャル基板の製造方法は、直胴部において、７００℃以下６００℃以上の通過時間が５０ｍｉｎ以上２８０ｍｉｎ以下であり、電気抵抗率が０．７ｍΩ・ｃｍ以上１．０ｍΩ・ｃｍ以下となるようにドーパントとしてリンを添加し、且つ酸素濃度が９．０Ｅ＋１７（ａｔｏｍｓ／ｃｍ
３
）以下となるようにシリコン単結晶を育成する工程と、前記シリコン単結晶からシリコン半導体基板を切り出す工程と、前記シリコン半導体基板の上に、エピタキシャル膜を形成し、前記エピタキシャル層の直下から１０μｍの深さ範囲において、前記シリコン単結晶の結晶成長時に形成されるシリコン（Ｓｉ）とリン（Ｐ）との析出物であるＳｉ－Ｐ欠陥起因のＳｉ歪欠陥が１Ｅ＋１２（／ｃｍ
３
）以上１Ｅ＋１３（／ｃｍ
３
）以下形成される工程と、を有することに特徴を有する。
（【００１１】以降は省略されています）

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