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公開番号2025030474
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2023135798
出願日2023-08-23
発明の名称エピタキシャルウェーハ及びその製造方法
出願人信越半導体株式会社
代理人個人,個人,個人
主分類C30B 29/06 20060101AFI20250228BHJP(結晶成長)
要約【課題】
シリコンエピタキシャル膜を通常抵抗率のシリコン基板上へ形成したシリコンエピタキシャルウェーハであって、高調波を低減する能力が優れており、かつ加工プロセスが容易な高周波用集積回路基板用のシリコンエピタキシャルウェーハ及びその製造方法を提供することを目的とする。
【解決手段】
抵抗率が10Ω・cm以上5000Ω・cm以下のシリコン単結晶基板上に、炭素濃度が2×10¹⁹atoms/cm³以上3×10²⁰atoms/cm³未満であり、かつ炭素欠陥を含むシリコンエピタキシャル膜、誘電体層をこの順に備え、前記シリコンエピタキシャル膜の厚さは、6.6×10²⁰×exp{-1.6×[エピタキシャル膜の厚さ(μm)]}>[エピタキシャル膜の炭素濃度(atoms/cm³)]を満たすものであることを特徴とするエピタキシャルウェーハ。
【選択図】図1
特許請求の範囲【請求項１】
抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板上に、炭素濃度が２×１０
１９
ａｔｏｍｓ／ｃｍ
３
以上３×１０
２０
ａｔｏｍｓ／ｃｍ
３
未満であり、かつ炭素欠陥を含むシリコンエピタキシャル膜、誘電体層をこの順に備え、
前記シリコンエピタキシャル膜の厚さは、６．６×１０
２０
×ｅｘｐ｛－１．６×［エピタキシャル膜の厚さ（μｍ）］｝＞［エピタキシャル膜の炭素濃度（ａｔｏｍｓ／ｃｍ
３
）］を満たすものであることを特徴とするエピタキシャルウェーハ。
続きを表示（約 920 文字）【請求項２】
高周波デバイス用ウェーハであることを特徴とする請求項１に記載のエピタキシャルウェーハ。
【請求項３】
前記炭素欠陥は、サイズが１０ｎｍ以下、前記エピタキシャル膜における密度が１×１０
１０
ｃｍ
－２
以上のものであることを特徴とする請求項１又は２に記載のエピタキシャルウェーハ。
【請求項４】
抵抗率が１０Ω・ｃｍ以上５０００Ω・ｃｍ以下のシリコン単結晶基板を準備するステップと、
前記シリコン単結晶基板上に、減圧下で炭素濃度が２×１０
１９
ａｔｏｍｓ／ｃｍ
３
以上３×１０
２０
ａｔｏｍｓ／ｃｍ
３
未満の炭素ドープシリコンエピタキシャル膜を気相成長させるステップと、
前記シリコンエピタキシャル膜上に誘電体層を形成するステップと、
前記誘電体層を形成したシリコン単結晶基板を、９００℃以上１１００℃以下の熱処理温度、３時間以上３６時間以下の熱処理時間で熱処理することで、前記シリコンエピタキシャル膜中に炭素欠陥を形成するステップと、を含み、
前記シリコンエピタキシャル膜を気相成長させるステップでは、前記シリコンエピタキシャル膜の厚さが６．６×１０
２０
×ｅｘｐ｛－１．６×［エピタキシャル膜の厚さ（μｍ）］｝＞［エピタキシャル膜の炭素濃度（ａｔｏｍｓ／ｃｍ
３
）］を満たすシリコンエピタキシャル膜を形成することを特徴とするエピタキシャルウェーハの製造方法。
【請求項５】
請求項４に記載されたエピタキシャルウェーハの製造方法を用いて製造されたエピタキシャルウェーハを高周波デバイス用ウェーハとすることを特徴とする、エピタキシャルウェーハの製造方法。
【請求項６】
前記炭素欠陥を、サイズが１０ｎｍ以下、前記エピタキシャル膜における密度が１×１０
１０
ｃｍ
－２
以上のものとすることを特徴とする請求項４又は５に記載のエピタキシャルウェーハの製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、エピタキシャルウェーハ及びその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
近年、大容量通信の需要が極めて高く、第５、第６世代移動通信システム（通称５Ｇ、６Ｇ）に適用した機器開発が加速している。これらの通信機器には集積回路が組み込まれており、集積回路を構成する能動素子（トランジスタなど）、及び受動素子（インダクターなど）は５Ｇ、６Ｇ環境下における高度な動作安定性が求められる。特に、これらの大容量通信システムでは高い周波数帯（ミリ波～サブテラヘルツ帯）の使用が予定されていることから、優れた高周波特性と省電力性能を兼ね備えたデバイス設計、及び材料開発が社会的に要求されている。
【０００３】
半導体集積回路に必要な材料に目を向けると、高周波用集積回路の基板としてＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ、チョクラルスキー）法によって作製されたシリコンウェーハが用いられる場合がある。この際使用されるシリコンウェーハは、小さい抵抗損失と良好な高周波特性を達成する目的から、基板抵抗率を高くする必要がある。
【０００４】
更に、より優れた高周波特性が求められる用途においては、特許文献１や特許文献２に記載されているようなトラップリッチ（Ｔｒａｐ－ｒｉｃｈ）層が形成されたウェーハが多く利用される。これは、高抵抗率基板上へ形成したデバイスに高周波信号が入力された場合、基板内で反転層が形成されることで抵抗率が変化する現象が知られており、トラップリッチ層の深い準位において反転層で発生したキャリアを捕獲することで高い基板抵抗率が維持できるためである。とりわけ受動素子では、高抵抗率基板上にトラップリッチ層としてポリシリコン層を形成したウェーハが用いられる。それに対して、能動素子にはトラップリッチ層を有したＳＯＩウェーハが広く利用されている。このようなＳＯＩウェーハの構造では、高抵抗率基板上にトラップリッチ層としてポリシリコン層、誘電体層としての酸化膜、単結晶シリコン層がこの順で積層されている。
【０００５】
しかし、高周波用集積回路の基板として広く使われる高抵抗率基板の製造は抵抗率制御の技術難易度が高く歩留まりが悪い。加えて、トラップリッチ層として用いられるポリシリコンは加工難易度が高く生産性の悪化につながることや、ポリシリコンをトラップリッチ層として利用したＳＯＩ構造は製造プロセスが煩雑でコスト面に大きな問題を抱えている。そこで、高抵抗率基板を使用せず、シリコン単結晶基板（以下、単に「シリコン基板」ともいう。）にシリコンエピタキシャル膜を形成したエピタキシャルウェーハにおいて優れた高周波特性を示す、特に高調波を低減する技術開発が求められてきた。
【０００６】
また、シリコン基板上に炭素ドープエピタキシャル膜が形成されたウェーハについては特許文献３や特許文献４に記載がある。しかし、特許文献３、特許文献４のウェーハは、基本的にシリコン基板、炭素ドープエピタキシャル膜、シリコンエピタキシャル膜から成る、主に撮像素子への利用を想定したエピタキシャルウェーハであり、エピタキシャル膜形成後に熱処理を行うことは記載されていないので、エピタキシャル膜中にはトラップリッチ層は形成されていない。
【０００７】
また、シリコン基板上に炭素ドープエピタキシャル膜が形成されたウェーハに対して熱処理を実施するエピタキシャルウェーハについては特許文献５に記載がある。しかし、高周波デバイス用ウェーハへの利用やトラップリッチ層が形成したエピタキシャルウェーハについては言及されていない。
【０００８】
特許文献５では、高濃度に炭素を含有したシリコンエピタキシャル膜をゲッタリング層として利用することを念頭に開発しており、熱処理はゲッタリング駆動することを目的にしている。そのため、熱処理条件は４５０～７５０℃の範囲で３０分程度と記載されている。より短い時間でゲッタリング駆動させるために８００～１０００℃の熱処理にも言及されているが、その熱処理時間は３０分以下であることが推測される。しかし、このような条件では安定した高周波特性を得ることは難しい。
【０００９】
以上のことから、特許文献３、特許文献４、特許文献５のウェーハは、高周波デバイス用ウェーハへの利用は困難である。
【先行技術文献】
【特許文献】
【００１０】
特表２０１５－５０３８５３号公報
特開２０１９－１２９１９５号公報
特開２００９－１６４５９０号公報
特開２００９－２００２３１号公報
特開２００６－２１６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

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