特許ウォッチ

公開番号2025086831
公報種別公開特許公報(A)
公開日2025-06-09
出願番号2023201149
出願日2023-11-28
発明の名称SiC積層体の製造方法
出願人株式会社CUSIC
代理人
主分類C30B 29/36 20060101AFI20250602BHJP(結晶成長)
要約【課題】エピタキシャル成長条件や基板加工形状の厳密な管理、そして特殊な表面処理工程を必要とせず、立方晶SiC層と六方晶SiC層が相互に積層するSiC積層体の製造を可能とすること。
【解決手段】六方晶SiC表面に結晶格子の基底面から傾斜した正傾斜面と負傾斜面を設け、その境界部分である尾根線の配置を制御する。これに加え、特定方位に突出した尾根線頂点を設けることで立方晶SiC層の形成を確実なものとする。さらには、複数の尾根線頂点の相対的な配置を傾斜方向と垂直方向から相対的に変位させることで、各SiC層の膜厚制御を自在なものとする。その後に、SiCのエピタキシャル成長を行うことで、立方晶SiC層と六方晶SiC層が交互に積層したSiC積層体の製造を可能とする。
【選択図】図7
特許請求の範囲【請求項１】
単結晶の六方晶ＳｉＣ層と単結晶の立方晶ＳｉＣ層が整合界面を介して積層したＳｉＣ積層体の製造方法において、前記六方晶ＳｉＣ層の表面の一部に六方晶ＳｉＣ層の基底面（Ｐ
ｂ
）から０．５度以上かつ３０度未満の俯角である正傾斜角度（θ
ｆ
）で、＜１１－２０＞方位、または＜１－１００＞方位のいずれか一つに一致する正傾斜方向（α
ｆ
）に傾斜した正傾斜面（Ｐ
ｆ
）を形成する工程と、前記正傾斜面に隣接し、前記正傾斜方向と対向する負傾斜方向（α
ｆ
）に対して基底面（Ｐ
ｂ
）から５４度以上の俯角である負傾斜角度（θ
ｒ
）で傾斜した負傾斜面（Ｐ
ｒ
）を形成する工程を含み、前記正傾斜面（Ｐ
ｆ
）と前記負傾斜面（Ｐ
ｒ
）がそれぞれの最上部で当接した線である尾根線（Ｊ）が前記正傾斜方向となす夾角である尾根線偏向角（Φ
ｊ
）を１５度以上かつ８６度以下とし、かつ前記尾根線（Ｊ）は２本以上の線分の接続で構成し、それら線分の接続箇所である尾根線の曲折点の少なくとも一つは前記負傾斜方向（α
ｒ
）に突出した尾根線頂点（τ）としたうえで、六方晶ＳｉＣ層の基底面（Ｐ
ｂ
）と平行方向にＳｉＣをエピタキシャル成長する水平エピ工程を含むことを特徴とするＳｉＣ積層体の製造方法。
続きを表示（約 150 文字）【請求項２】
請求項１記載のＳｉＣ積層体の製造方法であり、前記尾根線頂点（τ）を２つ以上設け、それぞれの尾根線頂点（τ）は前記正傾斜方向（α
ｆ
）と直交する方向である非傾斜方向（α
ｐ
）に直列しないように配置することを特徴とするＳｉＣ積層体の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、高温・高電力密度・高周波で動作する半導体素子やセンサー、集積回路などの基板として好ましく用いられるＳｉＣ積層体の製造方法に関するものであり、特に単結晶の六方晶ＳｉＣ層と単結晶の立方晶ＳｉＣ層を積層したＳｉＣ積層体の製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
電車やエアコンなどの電動機器、産業用電源、そして家電機器などにおいて単結晶炭化珪素（ＳｉＣ）を基板材料とする整流素子やスイッチング素子が実用化されている。これら半導体素子の製造に主として用いられる単結晶ＳｉＣ基板は、３．２ｅＶの禁制帯幅（Ｅ
ｇ
）を有する４Ｈ－ＳｉＣである。この広いＥ
ｇ
により、半導体素子の降伏電圧（Ｖ
ｂ
）向上と特性オン抵抗（Ｒ
ｏｎ
）の低減が両立し、電力変換時の損失が低減されている。
【０００３】
４Ｈ－ＳｉＣのＶ
ｂ
が高いことはそのＥ
ｇ
の広さに由来するが、その反面、この広いＥ
ｇ
がスイッチング素子の低損失性能や長期的信頼性を損なう原因にもなっている。たとえば、４Ｈ－ＳｉＣを基板とした金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）においては、酸化膜と半導体界面（ＭＯＳ界面）の準位密度（Ｄ
ｉｔ
）が高くなり、チャネル抵抗（Ｒ
ｃｈ
）が増加して電力損失の低減が阻まれる。
【０００４】
また、４Ｈ－ＳｉＣのＥ
ｇ
が広いため、金属－酸化膜－半導体構造（ＭＯＳ構造）を形成した場合には、４Ｈ－ＳｉＣ側から酸化膜を貫通して金属側へ漏洩する電荷量がＳｉ上のＭＯＳ構造よりも多くなり、酸化膜の寿命を短くするという問題も深刻であった。
【０００５】
一方、ＳｉＣの結晶多形の中では唯一の立方晶系である立方晶ＳｉＣ（３Ｃ－ＳｉＣ）はＥ
ｇ
が４Ｈ－ＳｉＣのそれに比べて１ｅＶ程度狭い２．３ｅＶを示すが、このＥ
ｇ
の狭さが幸いして、ＭＯＳ界面におけるＤ
ｉｔ
が４Ｈ－ＳｉＣに対して２桁ほど低くなる。このため、立方晶ＳｉＣを用いると低損失で高速のスイッチング素子を製造することが可能となる。
【０００６】
また、立方晶ＳｉＣのＥ
ｇ
は４Ｈ－ＳｉＣの電子親和力よりも約０．９ｅＶ高いため、ＭＯＳ構造においては立方晶ＳｉＣ側から酸化膜を貫通して金属側に漏洩する電荷量が少なく、酸化膜の長期信頼性がＳｉよりも向上する。
【０００７】
さらに、立方晶ＳｉＣ層よりもＥ
ｇ
の広い六方晶ＳｉＣで整合界面を介して立方晶ＳｉＣ層を挟み込むと、立方晶ＳｉＣ層の高い電子親和力や六方晶ＳｉＣ層がもたらす自発分極によって、整合界面には高い電子濃度の２次元領域（２ＤＥＧ）や高い正孔濃度の２次元領域（２ＤＨＧ）が発生し、かつ、その２次元電導効果によって電子や正孔の移動度が整合界面と平行方向に高められることで低損失かつ高速なトランジスタ動作を実現することが可能となる。
【０００８】
立方晶ＳｉＣ層と六方晶ＳｉＣ層が交互に３層以上積層した構造では、平行関係にある２つ以上の整合界面が形成される。それぞれの整合界面では自ずとＳｉ極性面とＣ極性面が当接するが、隣接する整合界面の一方が立方晶ＳｉＣのＣ極性面と六方晶ＳｉＣのＳｉ極性面が当接した構造（Ｐ型整合界面）であれば、他方は立方晶ＳｉＣのＳｉ極性面と六方晶ＳｉＣのＣ極性面が当接した構造（Ｎ型整合界面）となる。この場合、Ｎ型整合界面では電子による電導が発現し、Ｐ型整合界面では正孔による電導が発現するので、単一のＳｉＣ積層構造でモノリシック型の相補型電界効果トランジスタを製造することも可能となる。
【０００９】
この立方晶ＳｉＣの利点を生かした高性能半導体装置を実現するため、特許文献１（特許６７９５８０５号明細書）では、六方晶ＳｉＣ層の表面の一つ以上の領域に結晶格子の最密面(本明細書で述べる基底面に相当)と平行なシード面を形成する工程（シード工程）と、シード面に隣接するすべての表面に対して、シード面を基準として０．５度以上、かつ７３度未満の正の俯角で傾斜した傾斜面を設ける工程（オフ工程）と、シード面上に立方晶ＳｉＣの２次元核を生成させる工程（核生成工程）とを含み、かつ、立方晶ＳｉＣの２次元核と傾斜面に露出するＳｉＣ層の双方を結晶格子の最密面と平行な方向に同時にエピタキシャル成長させる工程（水平エピ工程）を含むことを特徴とするＳｉＣ積層体の製造方法を提供している。この方法により、ＳｉＣ積層体のすべての界面を整合ヘテロ界面とし、立方晶ＳｉＣ表面と六方晶ＳｉＣ表面を区分して半導体素子の配置を自在なものとして高性能な半導体装置を得ることが可能となった。
【先行技術文献】
【特許文献】
【００１０】
特許６７９５８０５号明細書
【発明の概要】
【発明が解決しようとする課題】
（【００１１】以降は省略されています）

関連特許