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公開番号2025090016
公報種別公開特許公報(A)
公開日2025-06-16
出願番号2024205250
出願日2024-11-26
発明の名称エピタキシャルシリコンウェーハ及びその製造方法
出願人株式会社SUMCO
代理人個人,個人
主分類C30B 29/06 20060101AFI20250609BHJP(結晶成長)
要約【課題】BMD密度の面内分布の均一性を高めることが可能なエピタキシャルシリコンウェーハ及びその製造方法を提供する。
【解決手段】本発明によるエピタキシャルシリコンウェーハ1は、最外縁P_Eから内側2mmまでのエッジ領域Eを除外した全面がCOP領域からなるシリコンウェーハ2と、シリコンウェーハ2の表面に形成されたエピタキシャルシリコン膜3とを備えている。シリコンウェーハ3の最外縁P_Eから5mm内側の外周部P_Xにおける平均COPサイズは75nm以下である。
【選択図】図1
特許請求の範囲【請求項１】
直径３００ｍｍのエピタキシャルシリコンウェーハであって、
最外縁から内側２ｍｍまでのエッジ領域を除外した全面がＣＯＰ領域からなるシリコンウェーハと、
前記シリコンウェーハの表面に形成されたエピタキシャルシリコン膜とを備え、
前記シリコンウェーハの最外縁から５ｍｍ内側の外周部における平均ＣＯＰサイズが７５ｎｍ以下であることを特徴とするエピタキシャルシリコンウェーハ。
続きを表示（約 1,100 文字）【請求項２】
ウェーハ中心における平均ＣＯＰサイズが１００ｎｍを超えている、請求項１に記載のエピタキシャルシリコンウェーハ。
【請求項３】
前記ウェーハ中心における平均ＣＯＰサイズが１２０ｎｍ以下である、請求項２に記載のエピタキシャルシリコンウェーハ。
【請求項４】
７８０℃×３時間及び１０００℃×１６時間の酸素析出評価熱処理を施した後の、前記エッジ領域を除外した領域における前記シリコンウェーハのバルク部のＢＭＤ密度が５×１０
８
／ｃｍ
３
以上であり、
前記ＢＭＤ密度の面内ばらつきが０．６以下である、請求項１に記載のエピタキシャルシリコンウェーハ。
【請求項５】
前記酸素析出評価熱処理を施した後の、前記エッジ領域を除外した領域における前記シリコンウェーハのバルク部のＢＭＤ密度が７×１０
９
／ｃｍ
３
以下である、請求項４に記載のエピタキシャルシリコンウェーハ。
【請求項６】
前記ＢＭＤ密度の面内ばらつきが０．５以下である、請求項４に記載のエピタキシャルシリコンウェーハ。
【請求項７】
ウェーハ中心から径方向に０ｍｍ以上１３９ｍｍ以下の範囲では前記ウェーハ中心を起点にして径方向に５ｍｍ間隔で前記ＢＭＤ密度を測定し、
前記ウェーハ中心から径方向に１３９ｍｍ以上１４８ｍｍ以下の範囲では径方向に１ｍｍ間隔で前記ＢＭＤ密度を測定する、請求項４に記載のエピタキシャルシリコンウェーハ。
【請求項８】
前記酸素析出評価熱処理を施した後の、ウェーハ中心から径方向に１３０ｍｍ以上１４８ｍｍ以下の範囲において、前記ＢＭＤ密度が５×１０
８
／ｃｍ
３
以上であり、
前記ＢＭＤ密度の面内ばらつきが０．３５以下である、請求項４に記載のエピタキシャルシリコンウェーハ。
【請求項９】
前記酸素析出評価熱処理を施した後の、前記ウェーハ中心から径方向に１３０ｍｍ以上１４８ｍｍ以下の範囲において、前記ＢＭＤ密度が７×１０
９
／ｃｍ
３
以下である、請求項８に記載のエピタキシャルシリコンウェーハ。
【請求項１０】
前記エッジ領域を除外した領域における前記シリコンウェーハのＯｉ濃度（ASTM_F121, 1979）が１０×１０
１７
ａｔｏｍｓ／ｃｍ
３
以上１４×１０
１７
ａｔｏｍｓ／ｃｍ
３
以下である、請求項１に記載のエピタキシャルシリコンウェーハ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、エピタキシャルシリコンウェーハ及びその製造方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体デバイスの基板材料としてエピタキシャルシリコンウェーハが広く使用されている。エピタキシャルシリコンウェーハは、シリコンウェーハ上にシリコンエピタキシャル膜を形成したものであり、結晶の完全性が高いという特長を有している。
【０００３】
エピタキシャルシリコンウェーハ中の重金属不純物は、半導体デバイスの特性不良を引き起こす原因となるため、極力少ないことが望ましい。重金属不純物の影響を低減させる技術の一つとしてゲッタリング技術があり、このゲッタリング技術の一つとして、シリコンウェーハ内に酸素析出物（ＢＭＤ：Bulk Micro Defect）を形成し、そこに重金属不純物を捕獲させるイントリンシックゲッタリング（ＩＧ）が知られている。ゲッタリング能力を高めるため、近年のエピタキシャルシリコンウェーハには１×１０
８
個／ｃｍ
３
以上のＢＭＤ密度が求められている。
【０００４】
特許文献１には、窒素がドープされたシリコンウェーハを用いてエピタキシャル成長処理を行う前に、７００～９００℃の温度で１５分～４時間の熱処理を予め施すことにより、ＢＭＤ密度が３×１０
４
／ｃｍ
２
以上であるエピタキシャルシリコンウェーハを製造することが記載されている。
【０００５】
また特許文献２には、窒素濃度が１×１０
１２
～１×１０
１３
ａｔｏｍｓ／ｃｍ
３
に調整され、かつＣＯＰ領域からなるシリコンウェーハ表面上にエピタキシャルシリコン膜が形成されたエピタキシャルシリコンウェーハが記載されている。このエピタキシャルシリコンウェーハは、評価熱処理が施されたシリコンウェーハの内部のＢＭＤ密度がウェーハの径方向全域に亘って１×１０
８
～３×１０
９
／ｃｍ
３
である。また、シリコンウェーハの最外周から内方に１～１０ｍｍの外周部領域内のＢＭＤの平均密度が中心部領域内のＢＭＤの平均密度よりも低く、外周部領域におけるＢＭＤ密度のばらつき度は３以下であり、外周部領域における残存酸素濃度は８×１０
１７
ａｔｏｍｓ／ｃｍ
３
以上である。
【先行技術文献】
【特許文献】
【０００６】
特許第３７６０８８９号公報
特許第６４９３１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
エピタキシャルシリコンウェーハの基板材料となるシリコン単結晶の多くはチョクラルスキー法（ＣＺ法）により製造される。従来、エピタキシャルシリコンウェーハ用シリコン単結晶の製造では、結晶品質よりも生産性を優先して、結晶が変形しない最大の引上速度でシリコン単結晶を引上げていた。シリコン基板の表面にはエピタキシャルシリコン膜が形成され、シリコン基板の結晶品質が半導体デバイスの品質に与える影響は極めて小さいと考えられていたからである。
【０００８】
しかし、引上速度が速いほどシリコン単結晶中にはより多くのＣＯＰ（Crystal Originated Particle）が発生し、ＣＯＰサイズも大きくなる。ＣＯＰは点欠陥である空孔が凝集して形成されたボイド欠陥であり、ＣＯＰサイズが大きいほどシリコン単結晶中の空孔の消費が多くなり、残留空孔が少なくなるため、特にシリコン単結晶の外周部においてＢＭＤ密度が低下する傾向がある。ＢＭＤ密度の低下によるゲッタリング能力の低下は、半導体デバイスの歩留まりの低下につながる。
【０００９】
したがって、本発明の目的は、ＢＭＤ密度の面内分布の均一性を高めることが可能なエピタキシャルシリコンウェーハ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明によるエピタキシャルシリコンウェーハは、最外縁から内側２ｍｍまでのエッジ領域を除外した全面がＣＯＰ領域からなるシリコンウェーハと、前記シリコンウェーハの表面に形成されたエピタキシャルシリコン膜とを備え、前記シリコンウェーハの最外縁から５ｍｍ内側の外周部における平均ＣＯＰサイズが７５ｎｍ以下であることを特徴とする。
（【００１１】以降は省略されています）

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