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公開番号2025084719
公報種別公開特許公報(A)
公開日2025-06-03
出願番号2024202990
出願日2024-11-21
発明の名称マルチレベル割り込みシステムにおける割り込みロストイベントの強化
出願人インフィニオンテクノロジーズアクチエンゲゼルシャフト,Infineon Technologies AG
代理人アインゼル・フェリックス=ラインハルト,個人,個人,個人,個人,個人
主分類G06F 13/24 20060101AFI20250527BHJP(計算;計数)
要約【課題】縮小命令セットコンピュータ-V(RISC-V)アーキテクチャにおいて、失われた割り込みイベントを検出するためのシステム、方法および回路を提供する。
【解決手段】マルチレベル割り込みアーキテクチャは、アドバンストプラットフォームレベル割り込みコントローラ(APLIC)と、APLICに結合された到来メッセージ信号割り込み(MSI)コントローラ(IMSIC)と、を含む。APLICは、それぞれの外部割り込み入力に接続された複数のそれぞれのベクタを含み、各ベクタは、割り込み優先順位にマップされ、各ベクタは、ベクタ割り込みロスト(IL)ビットを備える。IMSICは、APLICからMSIを受信し、割り込み優先順位によってインデックスが付けられた割り込みロスト(IL)ビットのセットを含む割り込みファイルを維持する。
【選択図】図1
特許請求の範囲【請求項１】
アドバンストプラットフォームレベル割り込みコントローラ（ＡＰＬＩＣ）と、前記ＡＰＬＩＣに結合された到来メッセージ信号割り込み（ＭＳＩ）コントローラ（ＩＭＳＩＣ）と、を備える縮小命令セットコンピュータ－Ｖ（ＲＩＳＣ－Ｖ）アーキテクチャであって、
前記ＡＰＬＩＣは、それぞれの外部割り込み入力に接続された複数のそれぞれのベクタを備え、各ベクタは、割り込み優先順位にマップされ、各ベクタは、ベクタ割り込みロスト（ＩＬ）ビットを備え、
前記ＩＭＳＩＣは、前記ＡＰＬＩＣからＭＳＩを受信し、割り込み優先順位によってインデックスが付けられた割り込みロスト（ＩＬ）ビットのセットを含む割り込みファイルを維持するように構成される、
ＲＩＳＣ－Ｖアーキテクチャ。
続きを表示（約 2,000 文字）【請求項２】
前記割り込みファイルの所定の割り込み優先順位の指示および対応するベクタのベクタＩＬビットがセットされるという指示を含むメッセージ信号割り込み（ＭＳＩ）を受信することに応答して、または、
前記割り込みファイル内の前記所定の割り込み優先順位のための割り込み待ち（ＩＰ）ビットがセットされる間、前記所定の割り込み優先順位の指示を含むＭＳＩを受信することに応答して、
前記ＩＭＳＩＣは、前記所定の割り込み優先順位にマップされたＩＬビットをセットするように構成される、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項３】
前記割り込みファイル内の所定の割り込み優先順位にマップされたＩＰビットをリセットすることに応答して、前記ＩＭＳＩＣは、前記割り込みファイル内の前記所定の割り込み優先順位にマップされたＩＬビットをリセットするように構成される、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項４】
前記ＡＰＬＩＣは、
ベクタのＩＰビットがセットされる間、対応する外部割り込み入力によって割り込みが受信されると、前記ベクタの前記ベクタＩＬビットをセットし、
応答して、ＭＳＩを前記ＩＭＳＩＣに送信するように構成され、前記ＭＳＩは、前記ベクタの前記ベクタＩＬビットのステータスおよび前記ベクタの前記割り込み優先順位の指示を含む、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項５】
前記それぞれのベクタは、それぞれの割り込みターゲットおよび前記それぞれの割り込みターゲットのそれぞれの割り込み優先順位に各々マップされ、
前記ＩＭＳＩＣは、各割り込みターゲットのための割り込みファイルを維持する、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項６】
割り込みターゲットは、
ターゲットハードウェアスレッド（ｈａｒｔ）、
ターゲットｈａｒｔおよび前記ターゲットｈａｒｔの特権レベル、または、
ターゲットｈａｒｔおよび前記ターゲットｈａｒｔの仮想マシンＩＤを備える、
請求項５に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項７】
所定の割り込みベクタのための割り込み待ち（ＩＰ）ビットがセットされる間、前記所定の割り込みベクタのための新しい割り込みを受信することに応答して、前記ＡＰＬＩＣは、前記所定の割り込みベクタにマップされたＩＬビットをセットするように構成される、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項８】
対応する割り込みがＭＳＩとして信号送信されるとき、所定の割り込みベクタにマップされた割り込み待ち（ＩＰ）ビットをリセットすることに応答して、前記ＡＰＬＩＣは、前記所定の割り込みベクタにマップされたＩＬビットをリセットするように構成される、
請求項１に記載のＲＩＳＣ－Ｖアーキテクチャ。
【請求項９】
１つまたは複数のハードウェアスレッド（ｈａｒｔ）に配置されるハードウェア構成要素と、
割り込みソースと、
ＭＳＩコントローラと、
を備える割り込みアーキテクチャであって、
前記割り込みソースは、それぞれの割り込みイベントを表すそれぞれの外部割り込み信号を受信するように構成され、各割り込みイベントは、対応する割り込みターゲットを有し、各割り込みターゲットは、前記１つまたは複数のｈａｒｔのターゲットｈａｒｔで、割り込み優先順位に対応し、
前記割り込みソースは、前記受信した割り込み信号に基づいて、複数のメッセージ信号割り込み（ＭＳＩ）を送信するように構成され、ＭＳＩは、割り込みイベントのために、前記割り込みイベントの前記割り込みターゲットに関する情報を含み、
前記ＭＳＩコントローラは、
前記割り込みソースから複数のＭＳＩを受信し、
前記受信した複数のＭＳＩに基づいて、割り込みターゲットのための割り込み情報を格納し、
割り込みターゲットのための割り込みイベントが失われたことを決定し、
応答して、失われた割り込み情報を前記割り込みターゲットのターゲットｈａｒｔに提供するように構成され、前記失われた割り込み情報は、１つまたは複数の失われた割り込みイベントの指示を備える、
割り込みアーキテクチャ。
【請求項１０】
前記割り込みターゲットは、前記ターゲットｈａｒｔにおいて特権レベルで割り込み優先順位を備えるか、または、前記ターゲットｈａｒｔにおいて仮想マシンの割り込み優先順位を備える、
請求項９に記載の割り込みアーキテクチャ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
関連出願の相互参照
この出願は、２０２３年１１月２２日に出願され、マルチレベル割り込みシステムにおける割り込みロストイベントの強化という名称の米国仮特許出願第６３／６０１，９９４号の優先権の利益を主張し、その内容は、本願明細書に完全に組み込まれる。
続きを表示（約 2,400 文字）【０００２】
本開示は、概して、プロセッサおよび中央演算処理装置（ＣＰＵ）の分野に関するものであり、特には、処理システムの割り込みアーキテクチャに関するものである。
【背景技術】
【０００３】
現代のプロセッサは、マルチレベル割り込みシステムを含んでもよく、マルチレベル割り込みシステムでは、複数のソースは、有線の割り込み（ｗｉｒｅｄｉｎｔｅｒｒｕｐｔ）および／またはメッセージ信号割り込みを提供してもよく、異なる割り込みは、異なる優先順位を有し、異なるハードウェアスレッドをターゲットにしてもよい。
【０００４】
以下、回路、装置および／または方法のいくつかの例は、単なる例として記載されている。この文脈において、添付の図面が参照される。
【図面の簡単な説明】
【０００５】
記載されているさまざまな態様に従う、例示的なマルチレベル割り込みアーキテクチャのブロック図である。
記載されているさまざまな態様に従う、図１の例示的なアーキテクチャの特別の例のブロック図である。
記載されているさまざまな態様に従う、失われた割り込みイベントの指示をサポートする例示的なマルチレベル割り込みアーキテクチャのブロック図である。
記載されているさまざまな態様に従う、失われた割り込みイベントの指示をサポートする例示的なマルチレベル割り込みアーキテクチャのブロック図である。
記載されているさまざまな態様に従う、失われた割り込みイベントに関する情報を計算コアに提供する一例の方法のフロー図である。
記載されているさまざまな態様に従う、失われた割り込みイベントに関する情報を計算コアに提供する一例の方法のフロー図である。
【発明を実施するための形態】
【０００６】
本開示は、添付図面を参照して記載されている。さまざまな図面における類似の構成要素は、類似の参照符号によって表現されてもよい。図面は、正確な比率で描画されず、単に開示を示すためにのみ提供される。開示のいくつかの態様は、説明のための実例応用を参照して後述される。多数の具体的な詳細、関係および方法は、開示を理解するために記載される。いくつかの行為は、異なる順序でおよび／または他の行為またはイベントと並行して発生してもよいので、本開示は、行為またはイベントの図示の順序によって制限されない。さらに、選択された本開示に従って方法論を実施するために、すべての図示の行為またはイベントが必要というわけではない。
【０００７】
図１は、縮小命令セット－Ｖ（ＲＩＳＣ－Ｖ）システムのための割り込みアーキテクチャのブロック図である。図１のアーキテクチャは、複数のハードウェアスレッド（ｈａｒｔ）ならびに他の割り込みターゲットのための外部割り込みを処理するように構成される。図１のアーキテクチャは、いくつかの割り込みソース、すなわち、アドバンストプラットフォームレベル割り込みコントローラ（ＡＰＬＩＣ：ａｄｖａｎｃｅｄｐｌａｔｆｏｒｍ－ｌｅｖｅｌｉｎｔｅｒｒｕｐｔｃｏｎｔｒｏｌｌｅｒ）１１０および２つの周辺機器相互接続エクスプレス（ＰＣＩｅ）デバイス１０５を含む。割り込みソースは、バスネットワーク１０８を経由して、２つのそれぞれのｈａｒｔ１５０（例えば、プロセッサコアまたはＣＰＵ）のための２つの到来メッセージ信号割り込みコントローラ（ＩＭＳＩＣ：ｉｎｃｏｍｉｎｇｍｅｓｓａｇｅｓｉｇｎａｌｅｄｉｎｔｅｒｒｕｐｔｃｏｎｔｒｏｌｌｅｒ）１２０に結合される。
【０００８】
ＡＰＬＩＣ１１０は、有線の外部割り込みを受信する。ＡＰＬＩＣ１１０によって受信される各外部割り込みは、関連付けられた割り込みターゲットを有し、関連付けられた割り込みターゲットは、特定のｈａｒｔ（および、いくつかの例では、ｈａｒｔの特定の特権レベル）ならびに関連付けられた割り込み優先順位を含む。ＡＰＬＩＣ１１０は、有線の外部割り込みをメッセージ信号割り込み（ＭＳＩ）１３０に変換し、ＭＳＩ１３０は、受信した割り込みに関する割り込み情報（例えば、割り込み優先順位および割り込みターゲット）を伝達する。
【０００９】
ＰＣＩｅデバイス１０５もまた、ＰＣＩｅデバイスによって生成される割り込みに関する情報を伝達するＭＳＩ１３０を生成する。
【００１０】
バスネットワーク１０８は、各ＭＳＩを、ＭＳＩによって示される割り込みターゲットのｈａｒｔのための適切なＩＭＳＩＣ１２０に送る。ＩＭＳＩＣ１２０は、各割り込みターゲットのための割り込み情報を維持する。図示例では、割り込み情報は、１つまたは複数の割り込みファイル１２５内のビットアレイとして格納される。割り込みファイル１２５は、ｈａｒｔの各特権レベルのために維持される。図１において、マシンレベル割り込みファイルは、マシンレベル特権のために維持され、スーパーバイザーレベル割り込みファイルは、スーパーバイザーレベル特権のために維持される。他の例では、割り込みファイルは、同様に、異なる仮想マシン／ゲストＩＤのために維持されてもよい。各割り込みファイルにおいて、割り込み待ち（ＩＰ）および割り込み可能（ＩＥ）ビットアレイは、各割り込み優先順位のためのビットを含み、これらのビットは、割り込み優先順位によって指定される。したがって、「割り込みターゲット」は、その特定のｈａｒｔ１５０のためにＩＭＳＩＣ１２０によって維持される特定の割り込みファイルの特定のビットアレイ内の特定のＩＰビットとみなされてもよい。
（【００１１】以降は省略されています）

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