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公開番号2025082684
公報種別公開特許公報(A)
公開日2025-05-29
出願番号2023196180
出願日2023-11-17
発明の名称イメージセンサ及びその製造方法
出願人日本放送協会
代理人個人,個人,個人,個人
主分類H10F 39/18 20250101AFI20250522BHJP()
要約【課題】柔軟性を備え、且つ、製造コストの低減と歩留まりの向上を実現することができる、イメージセンサ及びその製造方法を提供する。
【解決手段】イメージセンサは、柔軟性を有するイメージセンサチップを備えるイメージセンサであって、前記イメージセンサチップは、支持基板が除去されたSOI(Silicon on Insulator)チップであり、各画素において、フォトダイオードを含む受光部が受光部半導体活性層に形成され、画素の回路部が回路部半導体活性層に形成され、前記受光部半導体活性層よりも前記回路部半導体活性層の厚さが薄いことを特徴とする。
【選択図】図1
特許請求の範囲【請求項１】
柔軟性を有するイメージセンサチップを備えるイメージセンサであって、
前記イメージセンサチップは、支持基板が除去されたＳＯＩ（Silicon on Insulator）チップであり、
各画素において、フォトダイオードを含む受光部が受光部半導体活性層に形成され、画素の回路部が回路部半導体活性層に形成され、
前記受光部半導体活性層よりも前記回路部半導体活性層の厚さが薄い、
イメージセンサ。
続きを表示（約 1,200 文字）【請求項２】
請求項１に記載のイメージセンサにおいて、
前記イメージセンサの信号処理回路が前記回路部半導体活性層に形成されている、イメージセンサ。
【請求項３】
請求項２に記載のイメージセンサにおいて、
前記イメージセンサの入出力パッドが、前記受光部半導体活性層と同じ厚さのパッド部半導体活性層上に形成されている、イメージセンサ。
【請求項４】
請求項１に記載のイメージセンサにおいて、
前記受光部半導体活性層の厚さが３μｍ～５μｍであり、前記回路部半導体活性層の厚さが２０ｎｍ～３００ｎｍである、イメージセンサ。
【請求項５】
請求項４に記載のイメージセンサにおいて、
前記回路部半導体活性層がＦＤＳＯＩ（Fully-depleted Silicon on Insulator）である、イメージセンサ。
【請求項６】
請求項１乃至５のいずれか一項に記載のイメージセンサにおいて、
フレキシブル基板上に接着層を介して前記イメージセンサチップが積層されている、イメージセンサ。
【請求項７】
請求項６に記載のイメージセンサにおいて、
前記フレキシブル基板は表面が凹面形状の台座であり、又は、前記フレキシブル基板は表面が凹面形状の台座を備え、
前記イメージセンサチップが前記台座の表面に固定されている、イメージセンサ。
【請求項８】
各画素において、回路部半導体活性層の厚さが、受光部半導体活性層の厚さよりも薄いＳＯＩ基板を形成する工程と、
前記ＳＯＩ基板の前記受光部半導体活性層にフォトダイオードを含む受光部を形成し、前記回路部半導体活性層に画素の回路部を形成する工程と、
前記ＳＯＩ基板から支持基板を除去し、イメージセンサチップを形成する工程と、
を備える、イメージセンサの製造方法。
【請求項９】
請求項８に記載のイメージセンサの製造方法において、
各画素において、回路部半導体活性層の厚さが、受光部半導体活性層の厚さよりも薄いＳＯＩ基板を形成する工程は、
半導体活性層となる半導体基板の一方の主面に凹部を形成する工程と、
前記凹部が形成された前記半導体基板の前記主面に絶縁膜を形成する工程と、
前記半導体基板の前記凹部が形成された一方の主面に前記絶縁膜を介して支持基板を貼り合わせる工程と、
前記半導体基板の他方の主面を前記回路部半導体活性層及び受光部半導体活性層が所定の厚さになるまで除去する工程と、
を備える、イメージセンサの製造方法。
【請求項１０】
請求項８又は９に記載のイメージセンサの製造方法において、
さらに、前記イメージセンサチップを、接着層を介してフレキシブル基板に接着する工程を備える、イメージセンサの製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関し、特に、フレキシブルな構造を有するイメージセンサとその製造方法に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
近年、フレキシブルディスプレイやウェアラブルな電子機器等、半導体デバイスの用途が様々に広がっており、柔軟性を備えた半導体デバイスの開発が進められている。
【０００３】
本発明者らは、高精細・高フレームレートなどＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ本来の高い性能を有し、かつ自由に曲げることのできる新しいイメージセンサの実現を目指しており、ＦＤＳＯＩ（Fully-depleted silicon on insulator）基板上に形成したＣＭＯＳ回路と光電変換膜を、プラスチック製の柔軟な基板に転写して作製する、フレキシブルＣＭＯＳイメージセンサの研究を進めている（非特許文献１）。柔軟性を備えたイメージセンサは、レンズの収差をセンサ面で改善することができ、また、ウェアラブルな電子機器への適用が可能である等、多くの利点・用途が期待されている。
【０００４】
図８Ａ～図８Ｆに、本発明者らがこれまでに開発した半導体デバイス（イメージセンサ）とその製造工程を示す。
【０００５】
図８Ａは、ＣＭＯＳ回路の形成工程である。ＦＤＳＯＩ基板は、支持基板１１上に絶縁膜１２を介してＳｉ（シリコン）層１３が設けられている。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。さらに、配線層１５、絶縁膜１６、画素電極１７及び入出力パッド１８等、必要な電極・配線を形成する。
【０００６】
次いで、図８Ｂに示すように、ＣＭＯＳ回路の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。その後、ＦＤＳＯＩ基板の支持基板１１を、研削及び／又はエッチングにより除去し、薄膜化されたＣＭＯＳデバイスチップ１０を作製する。
【０００７】
次に、フレキシブル基板３０を準備し、その表面に接着層４０として両面粘着性の導電性粘着フィルム４０を設ける。この接着層４０は、金属膜であってもよい。図８Ｃに示すように、仮接着基板２０とともにＣＭＯＳデバイスチップ１０の裏面（絶縁膜１２）を、接着層４０を介してフレキシブル基板３０に接着する。
【０００８】
図８Ｄにおいて、仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。
【０００９】
次に、ＣＭＯＳデバイスチップ１０の表面に、図８Ｅに示すように、画素電極１７に接続する光電変換膜５０を作製する。光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）等からなる。
【００１０】
最後に、図８Ｆに示すように、ＣＭＯＳデバイスチップ１０にＦＰＣ（Flexible Printed Circuits）等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と接続する。
（【００１１】以降は省略されています）

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