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公開番号2025070756
公報種別公開特許公報(A)
公開日2025-05-02
出願番号2023181275
出願日2023-10-20
発明の名称スイッチング素子
出願人株式会社デンソー,トヨタ自動車株式会社,株式会社ミライズテクノロジーズ
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20250424BHJP()
要約【課題】トレンチ間半導体層ごとに独立して接続領域を形成することが困難な場合に、チャネルを広く確保するとともに各接続領域の近傍における電流の集中を抑制する。
【解決手段】スイッチング素子であって、第1方向に伸びるトレンチと交差する第2方向に沿って接続領域が間隔を空けて直線状に配列された列が複数構成されている。トレンチ間半導体層と前記列との交差部が、前記接続領域が設けられている接続交差部と、前記接続領域が設けられていない非接続交差部とを有する。・前記各列において、前記接続交差部が連続する部分と前記非接続交差部が連続する部分とが交互に配置されている。・隣接する列の間において、パターンの位相が前記第2方向にずれている。・各非接続交差部において、前記接続交差部までのチェビシェフ距離が1である。・各接続交差部において、前記非接続交差部までのチェビシェフ距離が1である。
【選択図】図7
特許請求の範囲【請求項１】
スイッチング素子であって、
半導体基板（１２）であって、前記半導体基板の上面に複数のトレンチ（１４）が設けられており、前記各トレンチが前記半導体基板の前記上面において第１方向に直線状に伸びており、前記各トレンチが前記半導体基板の前記上面において前記第１方向に交差する第２方向に間隔を空けて配置されている前記半導体基板と、
前記各トレンチの内面を覆っているゲート絶縁膜（１６）と、
前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）と、
前記半導体基板の前記上面に接しているソース電極（２２）、
を有し、
前記半導体基板が、複数の前記トレンチによって挟まれた複数のトレンチ間半導体層（３０）を有しており、
各トレンチ間半導体層が、
前記ゲート絶縁膜と前記ソース電極に接するｎ型のソース領域（４０）と、
前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域（４２）、
を有し、
前記半導体基板が、
複数の前記トレンチ間半導体層の下部に跨って分布しており、各トレンチ間半導体層内において前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型のドリフト領域（４４）と、
前記ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されているｐ型の複数のディープ領域（５０）と、
前記ボディ領域と前記ディープ領域とを接続するｐ型の複数の接続領域（５２）、
を有し、
前記半導体基板を上から見たときに、前記接続領域が前記第２方向に沿って間隔を空けて直線状に配列された列（５３）が複数構成されており、複数の前記列が前記第１方向に間隔を空けて配置されており、
前記半導体基板を上から見たときに、複数の前記トレンチ間半導体層と複数の前記列との交差部（６０）が、前記接続領域が設けられている接続交差部（６０ａ）と、前記接続領域が設けられていない非接続交差部（６０ｂ）とを有しており、
前記接続交差部と前記非接続交差部が、下記の条件、すなわち、
・前記各列において、２以上である第１基準数の前記接続交差部が連続する部分と２以上である第２基準数の前記非接続交差部が連続する部分とが、前記第２方向に交互に配置されているパターンで前記接続交差部と前記非接続交差部が配置されている、
・隣接する列の間において、前記パターンの位相が前記第２方向にずれている、
・前記交差部の単位でチェビシェフ距離をカウントする場合に、各非接続交差部において、前記接続交差部までのチェビシェフ距離が１である、
・前記交差部の単位でチェビシェフ距離をカウントする場合に、各接続交差部において、前記非接続交差部までのチェビシェフ距離が１である、
という条件を満たす、
スイッチング素子。
続きを表示（約 750 文字）【請求項２】
前記第２基準数が前記第１基準数以上である、請求項１に記載のスイッチング素子。
【請求項３】
前記各トレンチ間半導体層において、前記交差部の単位で見たときに前記接続交差部が前記第１方向に連続しない、請求項１または２に記載のスイッチング素子。
【請求項４】
前記各トレンチ間半導体層において、前記交差部の単位で見たときに前記接続交差部が前記第１方向に連続する連続数が３以下である、請求項１または２に記載のスイッチング素子。
【請求項５】
前記第１基準数を任意の整数Ａで表したときに、前記第２基準数が３Ａであり、
複数の前記列において、４つの前記列ごとに前記パターンの位相が周期的に変化しており、
４つの前記列を順に第１列、第２列、第３列、第４列とし、前記交差部の単位で前記パターンの位相のずれ量をカウントする場合に、
前記第１列に対する前記第２列の前記ずれ量がＡであり、
前記第１列に対する前記第３列の前記ずれ量が３Ａであり、
前記第１列に対する前記第４列の前記ずれ量が２Ａである、
請求項１または２に記載のスイッチング素子。
【請求項６】
前記半導体基板を上から見たときに前記各ディープ領域が対応する前記列に沿って伸びるように、複数の前記ディープ領域が、前記第２方向に沿って直線状に伸びているとともに前記第１方向に間隔を空けて配置されている、請求項１または２に記載のスイッチング素子。
【請求項７】
前記各接続領域の上部に、前記ボディ領域と前記ソース電極とを接続するｐ型のコンタクト領域（５４）が設けられている、請求項１または２に記載のスイッチング素子。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、スイッチング素子に関する。
続きを表示（約 2,500 文字）【０００２】
特許文献１には、トレンチゲート型のスイッチング素子が開示されている。このスイッチング素子では、ｎ型のドリフト層の内部にｐ型の複数のディープ層が設けられている。半導体基板の厚み方向において、各ディープ層は、トレンチの下端よりも下側に配置されている。なお、半導体基板の厚み方向において各ディープ層がトレンチの下端を含む範囲に配置されていてもよい。また、特許文献１のスイッチング素子は、ｐ型の複数の接続領域を有している。各接続領域は、各ディープ層をｐ型のボディ層に接続している。このようにディープ層と接続領域を設けることで、トレンチ下端を覆うゲート絶縁膜に印加される電界を抑制できる。
【０００３】
特許文献１では、半導体基板を上から見たときに、各接続領域は、ｘ方向及びｙ方向に所定の間隔が保持されるように分散して配置されている。すなわち、半導体基板を上から見たときに、各接続領域が分散して配置されている。各接続領域が分散して配置されていることで、チャネルが広く確保される。
【０００４】
スイッチング素子の内部には、ｐ型のボディ層とｎ型のドリフト層の界面によって、ダイオード（いわゆる、ボディダイオード）が構成されている。ボディダイオードに印加される電圧が順方向から逆方向に切り替わるときに、スイッチング素子にリカバリ電流が流れ、リカバリサージが生じる。特許文献１のように接続領域の密度が低いと、リカバリサージを抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
特開２０２２－０８３７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スイッチング素子の動作中に、ドリフト領域から各接続領域にリカバリ電流やアバランシェ電流が流れる場合がある。特許文献１のスイッチング素子では、ドリフト領域にリカバリ電流やアバランシェ電流が流れるときに、各接続領域の近傍に電流が集中し易い。
【０００７】
また、特許文献１では、トレンチによって挟まれた半導体層（以下、トレンチ間半導体層という場合がある）ごとに独立して接続領域が設けられている。しかしながら、トレンチが高密度化した場合には、トレンチ間半導体層の幅狭くなり、トレンチ間半導体層ごとに独立して接続領域を形成することが困難となる。
【０００８】
本明細書では、トレンチ間半導体層ごとに独立して接続領域を形成することが困難な場合に、チャネルを広く確保するとともに各接続領域の近傍における電流の集中を抑制する技術を提案する。
【課題を解決するための手段】
【０００９】
本明細書が開示するスイッチング素子は、半導体基板と、ゲート絶縁膜と、ゲート電極と、ソース電極を有する。前記半導体基板の上面に複数のトレンチが設けられている。前記各トレンチは、前記半導体基板の前記上面において第１方向に直線状に伸びている。前記各トレンチは、前記半導体基板の前記上面において前記第１方向に交差する第２方向に間隔を空けて配置されている。前記ゲート絶縁膜は、前記各トレンチの内面を覆っている。前記ゲート電極は、前記各トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されている。前記ソース電極は、前記半導体基板の前記上面に接している。前記半導体基板が、複数の前記トレンチによって挟まれた複数のトレンチ間半導体層を有している。各トレンチ間半導体層が、前記ゲート絶縁膜と前記ソース電極に接するｎ型のソース領域と、前記ソース領域の下側で前記ゲート絶縁膜に接するｐ型のボディ領域、を有する。前記半導体基板が、ドリフト領域と、複数のディープ領域と、複数の接続領域を有する。前記ドリフト領域は、複数の前記トレンチ間半導体層の下部に跨って分布しており、各トレンチ間半導体層内において前記ボディ領域の下側で前記ゲート絶縁膜に接するｎ型領域である。複数の前記ディープ領域は、前記ドリフト領域に囲まれた範囲に配置されており、前記ボディ領域から間隔を空けて前記ボディ領域よりも下側に配置されており、前記半導体基板の厚み方向において前記トレンチの下端を含む範囲または前記トレンチの下端よりも下側に配置されているｐ型領域である。複数の前記接続領域は、前記ボディ領域と前記ディープ領域とを接続するｐ型領域である。前記半導体基板を上から見たときに、前記接続領域が前記第２方向に沿って間隔を空けて直線状に配列された列が複数構成されており、複数の前記列が前記第１方向に間隔を空けて配置されている。前記半導体基板を上から見たときに、複数の前記トレンチ間半導体層と複数の前記列との交差部が、前記接続領域が設けられている接続交差部と、前記接続領域が設けられていない非接続交差部とを有している。前記接続交差部と前記非接続交差部が、下記の条件、すなわち、
・前記各列において、２以上である第１基準数の前記接続交差部が連続する部分と２以上である第２基準数の前記非接続交差部が連続する部分とが、前記第２方向に交互に配置されているパターンで前記接続交差部と前記非接続交差部が配置されている、
・隣接する列の間において、前記パターンの位相が前記第２方向にずれている、
・前記交差部の単位でチェビシェフ距離をカウントする場合に、各非接続交差部において、前記接続交差部までのチェビシェフ距離が１である、
・前記交差部の単位でチェビシェフ距離をカウントする場合に、各接続交差部において、前記非接続交差部までのチェビシェフ距離が１である、
という条件を満たす。
【００１０】
このスイッチング素子では、第１基準数（すなわち、２以上）の接続交差部が第２方向において連続する。すなわち、複数のトレンチ間半導体層に跨って接続交差部が設けられている。したがって、トレンチ間半導体層の幅が狭い場合であっても、適切に接続交差部を形成できる。
（【００１１】以降は省略されています）

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