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公開番号2025069398
公報種別公開特許公報(A)
公開日2025-04-30
出願番号2025017856,2021116409
出願日2025-02-05,2021-07-14
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H10D 84/80 20250101AFI20250422BHJP()
要約【課題】スイッチングオフ損失が大きくなることを抑制しつつ、定常検出信号と異常検出信号との差電圧を大きくする。
【解決手段】メイン素子Meおよびセンス素子Seは、ドリフト層と、ベース層と、ベース層の表層部に形成されたエミッタ領域と、エミッタ領域とドリフト層との間に挟まれたベース層の表面に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ドリフト層を挟んでベース層と反対側に形成された他面層21とを備えるようにする。メイン素子Meの他面層21は、第2導電型のコレクタ層21aで構成されるようにし、センス素子Seの他面層21は、ドリフト層11とベース層12との積層方向に沿って、コレクタ層21aよりも第2導電型の不純物量が少なくされた低不純物層21bを含んで構成され、センス領域Rsは、低不純物層21b側の他面側の方が、エミッタ領域側の一面側より、平面領域が大きくなるようにする。
【選択図】図4
特許請求の範囲【請求項１】
メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、前記センス素子に流れるセンス電流に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、
前記エミッタ領域と前記ドリフト層との間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５）と、
前記ドリフト層を挟んで前記ベース層と反対側に形成された他面層（２１）と、
前記エミッタ領域および前記ベース層と電気的に接続される第１電極（１９）と、
前記他面層と電気的に接続される第２電極（２２）と、を備え、
前記メイン素子の他面層は、第２導電型のコレクタ層（２１ａ）で構成されており、
前記センス素子の他面層は、前記ドリフト層と前記ベース層との積層方向に沿って、前記コレクタ層よりも第２導電型の不純物量が少なくされた低不純物層（２１ｂ、２１ｃ）を含んで構成されており、
前記センス領域は、前記低不純物層側の他面（１０ｂ）側の方が、前記エミッタ領域側の一面（１０ａ）側より、平面領域が大きくされている半導体装置。
続きを表示（約 450 文字）【請求項２】
前記センス素子は、前記低不純物層の構成が異なる第１センス素子（Ｓｅ１）および第２センス素子（Ｓｅ２）を有し、
前記第１センス素子および前記第２センス素子は、前記メイン素子に対して並列に接続されている請求項１に記載の半導体装置。
【請求項３】
前記メイン領域は、前記コレクタ層を有するＩＧＢＴ素子が形成されたＩＧＢＴ領域（１ａ）と、前記他面層としての第１導電型のカソード層（２１ｄ）を有するＦＷＤ素子が形成されたＦＷＤ領域（１ｂ）とを有し、
前記低不純物層は、第１導電型の逆導電型層（２１ｂ）を含んで構成され、
前記逆導電型層は、前記カソード層と同じ厚さとされると共に同じ不純物濃度とされている請求項１または２に記載の半導体装置。
【請求項４】
前記低不純物層は、前記コレクタ層よりも不純物濃度のピーク濃度が低くされた第２導電型の低不純物濃度層（２１ｃ）を含んで構成されている請求項１ないし３のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置に関するものである。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来より、メイン素子が形成されたメイン領域およびセンス素子が形成されたセンス領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、メイン素子およびセンス素子として、同じＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成されている。また、メイン素子およびセンス素子（すなわち、メイン領域およびセンス領域）は、所定の面積比となるように形成されている。
【０００３】
このような半導体装置は、センス素子に検出抵抗が直列に接続され、検出抵抗の両端電圧を検出信号としてメイン素子に流れるメイン電流が形成される。すなわち、まず、センス素子に流れるセンス電流が検出信号に基づいて導出される。また、メイン素子に流れる電流およびセンス素子に流れる電流は、メイン素子とセンス素子の面積比に依存する。このため、メイン素子に流れるメイン電流は、センス素子に流れるセンス電流、およびメイン素子とセンス素子との面積比によって導出される。
【先行技術文献】
【特許文献】
【０００４】
特開２０１８－１０１７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような半導体装置では、検出信号に基づいて半導体装置が定常状態（すなわち、正常状態）であるか異常状態であるかの状態判定も行われる。このため、上記のような半導体装置では、定常状態での定常検出信号と、異常状態での異常検出信号との差電圧が大きくなるようにして誤判定されることを抑制できるようにすることが好ましい。
【０００６】
この場合、例えば、差電圧を大きくするために飽和電流を大きくして異常検出信号が大きくなるようにする構造が考えられ、ＩＧＢＴ素子におけるコレクタ層の不純物濃度を高くすることが考えられる。しかしながら、このような構成では、スイッチングオフ損失が大きくなる可能性がある。
【０００７】
本発明は上記点に鑑み、スイッチングオフ損失が大きくなることを抑制しつつ、定常検出信号と異常検出信号との差電圧を大きくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための請求項１では、メイン素子（Ｍｅ）が形成されたメイン領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンス領域（Ｒｓ）を有し、センス素子に流れるセンス電流に基づいてメイン素子に流れるメイン電流が検出される半導体装置であって、メイン素子およびセンス素子は、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、エミッタ領域とドリフト層との間に挟まれたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５）と、ドリフト層を挟んでベース層と反対側に形成された他面層（２１）と、エミッタ領域およびベース層と電気的に接続される第１電極（１９）と、他面層と電気的に接続される第２電極（２２）と、を備え、メイン素子の他面層は、第２導電型のコレクタ層（２１ａ）で構成されており、センス素子の他面層は、ドリフト層とベース層との積層方向に沿って、コレクタ層よりも第２導電型の不純物量が少なくされた低不純物層（２１ｂ、２１ｃ）を含んで構成されており、センス領域は、低不純物層側の他面（１０ｂ）側の方が、エミッタ領域側の一面（１０ａ）側より、平面領域が大きくされている。
【０００９】
これによれば、センス素子は、低不純物層を含んで構成されており、他面層側からのキャリア（例えば、正孔）の注入が抑制される。このため、定常状態でセンス素子に流れるセンス電流を小さくでき、定常検出信号を小さくできる。したがって、定常検出信号と異常検出信号との差電圧を十分に大きくできる。また、この半導体装置では、コレクタ層の不純物濃度を必要以上に高くする必要がないため、スイッチングオフ損失が大きくなることも抑制できる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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